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J-GLOBAL ID：200903097219785169

半導体装置の製造方法

Inventor： 結城 幸一
Applicant, Patent owner： 富士通株式会社
Agent (1)： 有我 軍一郎
Gazette classification：公開公報
Application number (International application number)：1993113549
Publication number (International publication number)：1994326055
Application date： May. 17, 1993
Publication date： Nov. 25, 1994
Summary：

【要約】 (修正有)【目的】 半導体装置の製造方法に関し、Au鍍金配線層の開口部内へのガバレッジを良好にすることができ、開口部内のAu鍍金配線層にボイド等を生じ難くして配線不良を生じ難くすることができる半導体装置の製造方法を提供する。【構成】 マスクを用い、等方性エッチングにより、導電性膜2を露出させないように絶縁膜3,4を途中までエッチングして該絶縁膜3,4上部に溝9を形成し、次いで、該マスクを用い、異方性エッチングにより該溝9を介して該絶縁膜3,4をエッチングして該導電性膜2が露出される開口部10を形成し、次いで、該開口部10内の該導電性膜2とコンタクトするように鍍金電極12を形成した後、次いで、該鍍金電極12を用い、該開口部10及び該溝9を覆うように鍍金層13を形成するように構成する。

Claim (excerpt)：

下地の膜(1)上に導電性膜(2)を形成する工程と、次いで、該導電性膜(2)上に厚さTの絶縁膜(3,4)を形成する工程と、次いで、該絶縁膜(3,4)上に開口幅WがT/0.6以下の窓を有するマスク(5,6)を形成する工程と、次いで、該マスク(5,6)を用い、該窓内に等方性エッチングにより該導電性膜(2)を露出させないように該絶縁膜(3,4)を途中までエッチングして該絶縁膜(3,4)上部に開口幅Wより広い幅の溝(9)を形成する工程と、次いで、該マスク(5,6)を用い、該窓内に異方性エッチングにより該溝(9)を介して該絶縁膜(3,4)をエッチングして該導電性膜(2)が露出される開口幅Wと同等の開口部(10)を形成する工程と、次いで、該導電性膜(2)に電流を流して、該開口部(10)及び該溝(9)を覆うように鍍金層(13)を形成する工程とを含むことを特徴とする半導体装置の製造方法。

IPC (3)：

H01L 21/288 ,  H01L 21/28 301 ,  H01L 21/90