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J-GLOBAL ID：200903097364018818
基準電圧発生回路
Inventor：
Applicant, Patent owner：
Agent (1)：
山下 穣平
Gazette classification：公開公報
Application number (International application number)：1991299491
Publication number (International publication number)：1993114291
Application date： Oct. 21, 1991
Publication date： May. 07, 1993
Summary：
【要約】【目的】 半導体メモリの内部降圧のための、電源投入時の立ち上がりが速く、ノイズによって基準電圧が変動しない基準電圧発生回路を提供する。【構成】 基準電圧発生源1と、基準電圧配線駆動回路2を有し、基準電圧配線3によって内部降圧回路4に基準電圧を供給する。基準電圧発生源1が2種類の電位Vref0,Vref1を発生し、基準電圧配線駆動回路2は、ソース節点に外部電源電位Vddが印加された電流駆動能力の異なる2台のP型駆動トランジスタQ1,Q2と、駆動トランジスタQ1とQ2の共通ドレイン節点の電位VREF とVref1を比較しQ1のゲートを制御する差動増幅器21と、VREF とVref0を比較しQ2のゲートを制御する差動増幅器22と、2台の駆動トランジスタQ1,Q2の共通ドレイン節点電位VREF と電源電位VSSの節点を接続する抵抗Rによって構成される。
Claim (excerpt)：
基準電圧配線駆動回路と2種類の電位を発生する基準電圧発生源を備え、基準電圧配線駆動回路が、電流駆動能力の異なる第1および第2の基準電位配線駆動トランジスタと、該基準電位配線駆動トランジスタのゲート電位をそれぞれ制御するための第1と第2の差動増幅器を有することを特徴とする基準電圧発生回路。
IPC (3)：
G11C 11/413
, G05F 1/613 310
, G11C 11/407
G11C 11/34 335 A
, G11C 11/34 354 F
Cited by examiner (6)
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