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J-GLOBAL ID：200903097372660324

ゲートアレイ回路

Inventor： 石井 忠俊 ,  タントリー・ビッシュワナタ
Applicant, Patent owner： 株式会社東芝
Agent (1)： 鈴江 武彦
Gazette classification：公開公報
Application number (International application number)：1992204999
Publication number (International publication number)：1993267626
Application date： Jul. 31, 1992
Publication date： Oct. 15, 1993
Summary：

【要約】【目的】所望する構成に組み変えることが可能なメモリを混載したゲートアレイ回路を実現する。【構成】複数の小規模なメモリからなるメモリ部11と、このメモリ部内の各メモリのビット数とワード数を可変入出力制御する入出力制御回路12と、ゲートアレイマスタ13とを平面状に混載して1チップ化する。

Claim (excerpt)：

複数のメモリと、前記複数のメモリに接続され、前記複数のメモリのビット数とワード数を可変入出力制御する入出力制御回路と、前記入出力制御回路を介して前記複数のメモリに接続され、規則的に配置された複数のゲートが相互接続されて構成され、前記メモリから供給されたデータを処理するゲートアレイ、を1つの集積回路の異なる平面領域上に配置したことを特徴とするゲートアレイ回路。

IPC (3)：

H01L 27/118 ,  H01L 27/04 ,  H01L 27/10 481

Patent cited by the Patent：

Cited by examiner (3)

• 特開昭59-019367
  
• 特開昭62-088336
  
• 特開平2-161819