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J-GLOBAL ID：200903097512244946

半導体装置の製造方法

Inventor： 長谷川 利昭
Applicant, Patent owner： ソニー株式会社
Agent (1)： 杉浦 正知
Gazette classification：公開公報
Application number (International application number)：1996281775
Publication number (International publication number)：1998112503
Application date： Oct. 03, 1996
Publication date： Apr. 28, 1998
Summary：

【要約】【課題】 層間絶縁膜の一部に有機低誘電率膜を用いた場合に、ダマシンプロセスにより接続孔および配線溝に埋め込まれた配線をプロセス数を増やすことなく容易に形成することができる半導体装置の製造方法を提供する。【解決手段】 シリコン基板1上に酸化シリコン膜2、有機低誘電率膜3および酸化シリコン膜4を順次成膜した後、酸化シリコン膜4を選択的にエッチングして配線パターンの形状の開口6を形成する。次に、開口6の部分の有機低誘電率膜3および酸化シリコン膜2を順次選択的にエッチングしてヴィアホール8を形成した後、酸化シリコン膜4をマスクとして有機低誘電率膜3をエッチングすることにより配線溝9を形成する。次に、基板全面に配線材料を成膜した後、この配線材料を研磨して不要部分の配線材料を除去することによりヴィアホール8および配線溝9に埋め込まれた配線を形成する。

Claim (excerpt)：

基板上に絶縁膜および有機低誘電率膜を層間絶縁膜として順次形成する工程と、上記有機低誘電率膜上に、上記有機低誘電率膜をエッチングする際にエッチング耐性を有する物質からなり、かつ、配線パターンの形状を有する開口を有するエッチングマスクを形成する工程と、上記エッチングマスクの上記開口の部分における上記有機低誘電率膜および上記絶縁膜を順次選択的にエッチングすることにより接続孔を形成する工程と、上記エッチングマスクを用いて上記有機低誘電率膜をエッチングすることにより配線溝を形成する工程と、上記基板の全面に配線材料を成膜する工程と、上記配線材料を研磨することにより上記接続孔および上記配線溝に埋め込まれた配線を形成する工程とを有することを特徴とする半導体装置の製造方法。

IPC (3)：

H01L 21/768 ,  H01L 21/28 ,  H01L 21/3205

FI (3)：

H01L 21/90 D ,  H01L 21/28 L ,  H01L 21/88 K