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J-GLOBAL ID：200903097570233415

利得制御回路

Inventor： 岡信 大和 ,  富山 均
Applicant, Patent owner： ソニー株式会社
Agent (1)： 佐藤 正美
Gazette classification：公開公報
Application number (International application number)：1991233894
Publication number (International publication number)：1993055847
Application date： Aug. 21, 1991
Publication date： Mar. 05, 1993
Summary：

【要約】【目的】 IC化した利得制御回路において、利得を制御するために必要な外部端子ピンの数を減らす。【構成】 外付けされる可変抵抗器R10に一定の電流I30を供給する定電流回路30と、可変抵抗器R10に一定の電流I30を供給したときに、可変抵抗器R10に生じる電圧Vp に対応した出力電流I41を提供する回路20と、この回路20の出力電流I41に対応して利得の変化するアンプ12とを設ける。

Claim (excerpt)：

可変抵抗器が外付けされる外部端子ピンと、この外部端子ピンを通じて上記可変抵抗器に一定の電流を供給する定電流回路と、上記可変抵抗器に上記一定の電流を供給したときに、上記外部端子ピンに得られる電圧に対応した出力電流を提供する回路と、この回路の上記出力電流に対応して利得の変化するアンプとが1チップIC化された利得制御回路。

Patent cited by the Patent：

Cited by examiner (2)

• 特開昭54-000952
  
• 特開昭63-146607