Pat

J-GLOBAL ID：200903097907839906

半導体集積回路装置およびその製造方法ならびにその製造装置

Inventor： 飯島 晋平 ,  菅原 安浩 ,  大湯 静憲 ,  浅野 勇 ,  田丸 剛 ,  國友 正人 ,  中田 昌之 ,  大路 譲
Applicant, Patent owner： 株式会社日立製作所
Agent (1)： 筒井 大和
Gazette classification：公開公報
Application number (International application number)：1997172684
Publication number (International publication number)：1999026712
Application date： Jun. 30, 1997
Publication date： Jan. 29, 1999
Summary：

【要約】【課題】 情報蓄積用容量素子のリーク電流を減少する。【解決手段】 情報蓄積用容量素子Cを構成する下部電極60を、堆積された非晶質シリコン膜の固相結晶化による多結晶シリコン膜により構成し、また、下部電極60の加工にCMP法を用いる。また、情報蓄積用容量素子Cを構成する容量絶縁膜61を、窒化シリコン膜と多結晶の酸化タンタル膜とで構成する。窒化シリコン膜はCVD法により形成し、酸化タンタル膜は、非晶質の酸化タンタル膜をCVD法により堆積した後、酸化性雰囲気で熱処理することにより形成する。さらに、情報蓄積用容量素子Cを構成する上部電極62をCVD法による窒化チタン膜で構成する。窒化チタン膜の真性応力は1GPa以下となるようにする。

Claim (excerpt)：

メモリセル選択用MISFETとこれに直列に接続された情報蓄積用容量素子とでメモリセルを構成し、上方に開孔部を有する筒形の多結晶シリコン膜からなる下部電極、前記下部電極の表面に形成された容量絶縁膜および前記容量絶縁膜を挟み前記下部電極に対向して形成された上部電極を備えた前記情報蓄積用容量素子を前記メモリセル選択用MISFETの上部に配置したDRAMを有する半導体集積回路装置の製造方法であって、(a)半導体基板の主面に形成したメモリセル選択用MISFETの上部に第1絶縁膜を堆積した後、前記第1絶縁膜を開孔して溝を形成する工程、(b)前記溝の内部を含む前記第1絶縁膜の上部に、不純物が含有された非晶質シリコン膜を前記溝が埋まらない膜厚で堆積する工程、(c)前記非晶質シリコン膜の上部に前記溝が埋まるような膜厚の第2絶縁膜を堆積する工程、(d)前記溝が形成された領域の前記第2絶縁膜および前記第1絶縁膜の上部の前記非晶質シリコン膜を除去することにより、前記溝の内部のみに前記非晶質シリコン膜を残す工程、(e)第1の熱処理を施し、前記非晶質シリコン膜を固相成長させ、多結晶シリコン膜に変換する工程、(f)前記溝とこれに隣接する溝との隙間の前記第1絶縁膜および前記溝の内部の前記第2絶縁膜を除去し、上方に開孔部を有する筒形の下部電極を形成する工程、(g)前記下部電極の表面に前記容量絶縁膜を形成し、第2の熱処理を施して前記容量絶縁膜を改質する工程、を含むことを特徴とする半導体集積回路装置の製造方法。

IPC (2)：

H01L 27/108 ,  H01L 21/8242

FI (2)：

H01L 27/10 621 C ,  H01L 27/10 681 F