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J-GLOBAL ID：200903097956482924

半導体集積回路装置の製造方法

Inventor：
志波 和佳

About 志波 和佳


Applicant, Patent owner：
株式会社日立製作所

About 株式会社日立製作所


Agent (1)： 筒井 大和
Gazette classification：公開公報
Application number (International application number)：1995172546
Publication number (International publication number)：1997022947
Application date： Jul. 07, 1995
Publication date： Jan. 21, 1997
Summary：
【要約】【目的】 pチャネル形のMISトランジスタおよびnチャネル形のMISトランジスタを同一半導体基板上に備える半導体集積回路装置の製造において、ホットキャリア耐性およびショートチャネル特性の劣化を招くことなく、工程数を低減する。【構成】 pMOSのLDD用の半導体領域7aを形成するためのイオン注入を半導体基板1S全面にする工程の後、pMOS形成領域Pをマスクした状態で、nMOSのLDD用の半導体領域9a,9a1 を形成するためのイオン注入処理に際して、不純物イオンを半導体基板1Sの主面に対して垂直に注入する工程の後、不純物イオンを半導体基板1Sの主面に対して斜め方向から注入する工程とを行う。
Claim (excerpt)：
チャネルの導電形の異なる第1MISトランジスタおよび第2MISトランジスタを同一半導体基板に備え、前記第1MISトランジスタの少なくともドレイン領域を構成する半導体領域が、チャネル側に配置された低不純物濃度の第1半導体領域と、前記第1半導体領域の不純物濃度よりも高不純物濃度に設定された第2半導体領域とを有し、前記第2MISトランジスタの少なくともドレイン領域を構成する半導体領域が、チャネル側に配置された低不純物濃度の第1半導体領域と、前記第1半導体領域の不純物濃度よりも高不純物濃度に設定された第2半導体領域とを有する半導体集積回路装置の製造方法であって、以下の工程を有することを特徴とする半導体集積回路装置の製造方法。(a)前記第2MISトランジスタの第1半導体領域を形成するための不純物を前記半導体基板の第1MISトランジスタおよび第2MISトランジスタの形成領域に導入する工程。(b)前記第2MISトランジスタの形成領域にマスク膜を形成した後、前記第1MISトランジスタの第1半導体領域を形成するための不純物をイオン注入する際に、前記半導体基板の主面に対するイオン注入角度の異なる2種類のイオン注入処理を個々に行う工程。
IPC (5)：
H01L 21/8238 ,  H01L 27/092 ,  H01L 21/265 ,  H01L 29/78 ,  H01L 21/336
FI (5)：
H01L 27/08 321 E ,  H01L 21/265 V ,  H01L 21/265 L ,  H01L 27/08 321 N ,  H01L 29/78 301 P
Patent cited by the Patent：
Cited by examiner (2)

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