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J-GLOBAL ID：200903098020582591

横型MOS素子を含む半導体装置

Inventor： 上杉 勉 ,  鈴木 隆司 ,  樹神 雅人
Applicant, Patent owner： 株式会社豊田中央研究所
Agent (1)： 布施 行夫 (外2名)
Gazette classification：公開公報
Application number (International application number)：1999054380
Publication number (International publication number)：2000252463
Application date： Mar. 02, 1999
Publication date： Sep. 14, 2000
Summary：

【要約】【課題】 素子の微細化が可能であり、かつ高破壊耐量の横型MOS素子を含む半導体装置を提供する。【解決手段】 横型MOS素子を含む半導体装置100は、シリコン基板10、およびn型のドリフト領域14、ドリフト領域14内に設けられてボディ領域を構成し、該ボディ領域の一部にチャネル領域が形成されるp型の第2半導体層16、第2半導体層に選択的に設けられ、ソース領域を構成するn型の第3半導体層18a,18b、ドリフト領域14上に設けられ、ドレイン領域を構成するn型の第4半導体層22、および第2半導体層と第4半導体層との間に形成された埋込み絶縁層30を有する。第2半導体層において埋込み絶縁層沿って寄生MOS素子のチャネル領域が形成される。

Claim (excerpt)：

半導体または絶縁体からなる基板、前記基板の上に形成され、ドリフト領域を構成する第1導電型の第1半導体層、前記第1半導体層に接して形成され、ボディ領域を構成し、かつ該ボディ領域にチャネル領域が形成される第2導電型の第2半導体層、前記第2半導体層に選択的に形成され、前記チャネル領域に接してソース領域を構成する第1導電型の第3半導体層、前記第2半導体層との間に前記第1半導体層を介在させて形成され、ドレイン領域を構成する第1導電型の第4半導体層、少なくとも前記チャネル領域に接して形成された絶縁ゲート、および前記第2半導体層と前記第4半導体層との間に形成された埋込み絶縁層、を含み、前記埋込み絶縁層は、その下端が少なくとも前記第2半導体層の底部に達する深さで形成され、かつ該第2半導体層において該埋込み絶縁層に沿って寄生MOS素子のチャネル領域が形成される、横型MOS素子を含む半導体装置。

IPC (2)：

H01L 29/78 ,  H01L 29/786

FI (5)：

H01L 29/78 301 V ,  H01L 29/78 301 J ,  H01L 29/78 618 C ,  H01L 29/78 622 ,  H01L 29/78 653 A

F-Term (22)：

5F040DA00 ,  5F040DA21 ,  5F040DA24 ,  5F040DC01 ,  5F040EB14 ,  5F040EC07 ,  5F040EC20 ,  5F040EE04 ,  5F040EF18 ,  5F040EK01 ,  5F040EM02 ,  5F040EM03 ,  5F040FC21 ,  5F110AA13 ,  5F110AA22 ,  5F110CC10 ,  5F110DD01 ,  5F110DD05 ,  5F110EE08 ,  5F110EE09 ,  5F110GG02 ,  5F110NN74

Patent cited by the Patent：

Cited by examiner (1)

• 特開平4-171764