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J-GLOBAL ID：200903098038944180

MOS型半導体装置の製造方法

Inventor： 西村 武義
Applicant, Patent owner： 富士電機株式会社
Agent (1)： 山口 巖
Gazette classification：公開公報
Application number (International application number)：1996326269
Publication number (International publication number)：1997219519
Application date： Dec. 06, 1996
Publication date： Aug. 19, 1997
Summary：

【要約】【課題】ソース領域形成のための専用のフォト工程を削減する。【解決手段】半導体基板1の一方の表面にボロン等を拡散しp形のベース領域2を形成する(図1(a))。このベース領域2にソースイオン注入10を行い(同図(b))、ベース領域2の表面層にn形層3aを形成する(同図(c))。このn形層3aの表面から半導体基板1に達するゲート溝12を堀り、このゲート溝12内にゲート絶縁膜4を被覆し、その後でポリシリコン等でゲート溝12を詰めゲート電極5を形成する。次に全面に層間絶縁膜6を被覆し(同図(d))、コンタクトホールが形成された層間絶縁膜6をマスクとして、ソースコンタクト溝16とゲートコンタクト溝17を堀り、ソース領域3の形成と、ソース領域3の側面とベース領域2の側面とに共通して接触するソース電極7の形成と、ゲート電極と接触するゲート金属電極8とを形成する。(同図(e))。

Claim (excerpt)：

第1導電形のドレイン層上の第2導電形のベース領域の表面層に第1導電形層が形成される工程と、第1導電形層よりドレイン層まで達するゲート溝が選択的に形成される工程と、ゲート溝にゲート絶縁膜を介してゲート電極が形成される工程と、ゲート電極および第1導電形層の露出面に層間絶縁膜を被覆し、層間絶縁膜および第1導電形層を分割して第2導電形のベース領域内に達するソースコンタクト溝および層間絶縁膜を貫通しゲート電極内に達するゲートコンタクト溝とを同時形成する工程と、層間絶縁膜上およびこれらの溝を金属膜で被覆し、ゲート金属電極およびソース電極とを形成する工程とを有することを特徴とするMOS型半導体装置の製造方法。

FI (2)：

H01L 29/78 653 C ,  H01L 29/78 652 M

Patent cited by the Patent：

Cited by examiner (3)

• 特開平3-011765
  
• 特開昭59-211276
  
• 半導体装置の製造方法
  Gazette classification：公開公報   Application number：特願平7-169125   Applicant：日本電気株式会社