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J-GLOBAL ID：200903098138615303

集積回路配線の論理状態を電子ビーム・テスタによりマッピングする方法および装置

Inventor： 中村 隆幸
Applicant, Patent owner： 株式会社アドバンテスト
Agent (1)： 草野 卓 (外1名)
Gazette classification：公開公報
Application number (International application number)：1992125231
Publication number (International publication number)：1993322996
Application date： May. 19, 1992
Publication date： Dec. 07, 1993
Summary：

【要約】 (修正有)【目的】 システムトリガに同期してピクセルクロックを発生する電子ビームテスタによるマッピングを提供する。【構成】 システムトリガを受信して初期設定されている遅延量を付与された遅延パルスを発生する位相制御回路10を具備し、遅延パルスの受信に同期してピクセルクロックを発生するマルチパルス発生回路20を具備し、ピクセル信号および電子ビームのスキャンコイル42を駆動するスキャン信号を発生するスキャン制御回路50を具備し、集積回路60から発生される2次電子を電気信号に変換する検出回路70を具備し、画像データを発生する信号処理/画像処理回路80を具備し、画像データをビデオ信号に変換するピクチャ制御回路90を具備する集積回路配線の論理状態を電子ビームテスタによりマッピングする装置。

Claim (excerpt)：

電子ビーム・テスタに供給されるシステム・トリガに同期してピクセル・クロックを発生することを特徴とする集積回路配線の論理状態を電子ビーム・テスタによりマッピングする方法。

IPC (3)：

G01R 31/318 ,  G01R 31/302 ,  H01L 21/66

FI (2)：

G01R 31/28 A ,  G01R 31/28 L