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J-GLOBAL ID：200903098208419698

パワーMOSFET及びその製造方法

Inventor： 安原 紀夫 ,  中村 和敏
Applicant, Patent owner： 株式会社東芝
Agent (1)： 外川 英明
Gazette classification：公開公報
Application number (International application number)：2000380094
Publication number (International publication number)：2002184975
Application date： Dec. 14, 2000
Publication date： Jun. 28, 2002
Summary：

【要約】【課題】 素子面積が小さく、アバランシェ耐量が大きいパワーMOSFETを提供する。【解決手段】 隣接するユニットセル同士のゲート電極9間部分に、n+型ソース領域5からp型ボディ領域4、p-型シリコン層2を貫いてp+型シリコン基板1に達するトレンチ16及びトレンチ16内に埋め込まれた導電性物質17からなるトレンチ電極15が形成されている。前記トレンチ電極15は、前記ゲート電極端直下に隣接配置される。この構成により深い拡散層によるn+型ソース領域5とp+型シリコン基板1の接続構造に比べて、大幅に面積を縮小することができる。また、n+型ソース領域5が小さく形成されのでアバランシェ耐量が大きくなる。

Claim (excerpt)：

低抵抗の第1導電型の半導体基板と、前記半導体基板表面上に形成された第1導電型の半導体層と、前記半導体層に、該表面から前記半導体基板に達する深さに形成されたトレンチと、前記トレンチ内に設けられた導電性物質と、前記半導体層表面に選択的に形成され、且つ一側端が前記導電性物質に接触してなる第1導電型のボディ領域と、前記ボディ領域表面に選択的に形成され、且つ一側端が前記導電性物質に接触してなる第2導電型のソース領域と、前記半導体層表面に選択的に形成され、且つ前記ボディ領域の一部を挟んで対向する第2導電型のドレイン領域と、前記ソース領域と前記ドレイン領域に挟まれた前記ボディ領域の表面にゲート絶縁膜を介して形成されたゲート電極と、前記ドレイン領域に電気的に接続されたドレイン電極と、前記半導体基板裏面に電気的に接続されたソース電極とを具備し、前記トレンチは、該トレンチの側壁面が前記ゲート電極の一端側壁面と同一平面をなすように隣接配置されてなることを特徴とするパワーMOSFET。

FI (2)：

H01L 29/78 301 D ,  H01L 29/78 301 X

F-Term (14)：

5F040DA20 ,  5F040DC01 ,  5F040EB01 ,  5F040EC07 ,  5F040EF13 ,  5F040EF18 ,  5F040EH01 ,  5F040EH02 ,  5F040EH07 ,  5F040FA05 ,  5F040FC05 ,  5F040FC10 ,  5F040FC13 ,  5F040FC21