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J-GLOBAL ID：200903098257479817

半導体記憶装置

Inventor： 佐藤 賢治 ,  松下 裕一
Applicant, Patent owner： 株式会社沖マイクロデザイン宮崎 ,  沖電気工業株式会社
Agent (1)： 鈴木 敏明
Gazette classification：公開公報
Application number (International application number)：1996036189
Publication number (International publication number)：1997231790
Application date： Feb. 23, 1996
Publication date： Sep. 05, 1997
Summary：

【要約】【課題】 シフト型冗長構成によって半導体記憶装置の2個のカラム線の不良セル等を救済する。【解決手段】 2個のカラム線冗長RCL1及びRCL2、2組の直列接続ヒューズHA1〜HAn及びHB1〜HBn+1、並びに2組のカラム線切替回路SHA及びSHBを設け、未使用カラム線Ln及びLn-2に応じて直列ヒューズの各1個のヒューズHAn-2及びHBnを切断し、その切断点以降の冗長側のアドレスレコード信号を、各カラム線切替回路SHA及びSHBにおいて冗長側へ1段シフトした出力端SAn-1〜SAn+1及びSBn+1〜SBn+2に切り替えて出力させる。この構成により2個のカラム線の不良セル等を救済することができる。

Claim (excerpt)：

n個の出力ノードからそれぞれのアドレスデコード信号を出力するアドレスデコーダと、少なくともn+2個の入力ノードとそれと同数の出力ノードを有して、その出力ノードに接続されたn個のカラム線又はロウ線と少なくとも2個の冗長線とを駆動するドライバーと、直列にn個接続されたヒューズを有して冗長線使用時に当該ヒューズの1つを切断して使用するヒューズ回路であって、セット時に当該ヒューズ回路の第1端から第1電位レベルの信号が与えられ且つ当該ヒューズ回路の第2端から第2電位レベルの信号が与えられる第1ヒューズ回路と、n個の入力ノードとn+1個の出力ノードを有する切替回路であって、当該切替回路の各入力ノードが前記アドレスデコーダの対応した各出力ノードへ接続され、第1から第n-1の当該入力ノードと前記第1ヒューズ回路における第1から第n-1のヒューズ間接続点とを1対1で対応させ且つ第nの当該入力ノードを前記第1ヒューズ回路における前記第2端に対応させて前記第1電位レベル及び第2電位レベルの信号が当該切替回路の制御信号として与えられ、切断されたヒューズを境にして、前記第1電位レベルの前記制御信号に対応した入力ノードから与えられた前記アドレスデコード信号を当該入力ノードに対応した出力ノードから出力し、前記第2レベルの前記制御信号に対応した当該入力ノードから与えられた前記アドレスデコード信号を前記冗長線側へ1つシフトした出力ノードから出力する第1切替回路と、直列にn+1個接続されたヒューズを有して冗長線使用時に当該ヒューズの1つを切断して使用する第2ヒューズ回路であって、セット時に当該ヒューズ回路の第1端から第1電位レベルの信号が与えられ且つ当該ヒューズ回路の第2端から第2電位レベルの信号が与えられるようにされた第2ヒューズ回路と、n+1個の入力ノードとn+2個の出力ノードを有する第2切替回路であって、当該切替回路の各入力ノードが前記アドレスデコーダの対応した各出力ノードへ接続され、第1から第nの当該入力ノードと前記第2ヒューズ回路における第1から第nのヒューズ間接続点とを1対1で対応させ且つ第nの当該入力ノードを前記第2ヒューズ回路における前記第2端に対応させて前記第1電位レベル及び第2電位レベルの信号が当該第2切替回路の制御信号として与えられ、切断されたヒューズを境にして、前記第1電位レベルの前記制御信号に対応した入力ノードから与えられた前記アドレスデコード信号を当該入力ノードに対応した出力ノードから前記ドライバーへ出力し、前記第2電位レベルの前記制御信号に対応した当該入力ノードから与えられた前記アドレスデコード信号を前記冗長線側へ1つシフトした出力ノードから前記ドライバーへ出力する第2切替回路と、を備えていることを特徴とした半導体記憶装置。

IPC (2)：

G11C 29/00 301 ,  G11C 11/401

FI (2)：

G11C 29/00 301 B ,  G11C 11/34 371 D