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J-GLOBAL ID：200903098288535235

半導体装置

Inventor： 大畠 俊文 ,  菅原 良孝 ,  中野 安紀 ,  清水 喜輝
Applicant, Patent owner： 株式会社日立製作所
Agent (1)： 小川 勝男
Gazette classification：公開公報
Application number (International application number)：1993115582
Publication number (International publication number)：1994334188
Application date： May. 18, 1993
Publication date： Dec. 02, 1994
Summary：

【要約】【目的】本発明の目的は更に高耐圧化に適したターミネーション構造を提供することにある。【構成】低濃度のp層を主接合p層のコーナ部を覆うように深く形成したターミネーション構造で主接合p層の表面横方向の先端から主接合p層からの電極の先端までの距離を主接合p層の表面横方向の先端から低濃度p層端までの距離と略同じでない構造とする。【効果】半導体素子の耐圧特性が向上する。

Claim (excerpt)：

すくなくとも第1の導電型の第1の半導体層とこれより不純物濃度の高い第2導電型の第2の半導体層とから形成される主接合を有する半導体装置において、第2の半導体層より低濃度の第2導電型の第3の半導体層を主接合の第2の半導体層に接触して形成し、更にこの低濃度の第3の半導体層と第1の半導体層で形成する接合は主接合の第2の半導体層と同じもしくは深い接合であり、その接合の表面横方向の先端位置が主接合の第2の半導体層からの電極の先端と略同じ位置ではないことを特徴とするターミネーション構造を具備した半導体装置。

IPC (3)：

H01L 29/784 ,  H01L 21/76 ,  H01L 27/08 331

FI (2)：

H01L 29/78 321 S ,  H01L 29/78 321 K