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J-GLOBAL ID：200903098311365679

半導体装置の製造方法

Inventor： 伊藤 信哉
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 後藤 洋介 (外1名)
Gazette classification：公開公報
Application number (International application number)：2000136566
Publication number (International publication number)：2001319968
Application date： May. 10, 2000
Publication date： Nov. 16, 2001
Summary：

【要約】【課題】 トレンチ内に埋め込まれた高密度プラズマ酸化膜の応力を緩和するようにした半導体装置の製造方法を提供する。【解決手段】 素子分離領域を有する半導体装置の製造方法において、シリコン基板1にトレンチ4を形成し、トレンチ4が完全に埋め込まれないようにトレンチ4内に高密度プラズマ酸化膜6を成膜し、その後、高密度プラズマ酸化膜6に対して熱処理を行い、プラズマ酸化膜6,7の成膜と熱処理とを複数回繰り返して、トレンチ4内に完全に高密度プラズマ酸化膜6,7を埋め込むことにより素子分離領域を形成する。

Claim (excerpt)：

素子分離領域を有する半導体装置の製造方法において、半導体基板にトレンチを形成し、トレンチが完全に埋め込まれないように、トレンチ内に高密度プラズマ酸化膜を成膜し、その後、高密度プラズマ酸化膜に対して熱処理を行い、このプラズマ酸化膜の成膜と熱処理とを複数回繰り返して、トレンチ内に完全に高密度プラズマ酸化膜を埋め込むことにより、素子分離領域を形成することを特徴とする半導体装置の製造方法。

F-Term (11)：

5F032AA44 ,  5F032AA45 ,  5F032AA70 ,  5F032AA75 ,  5F032BA01 ,  5F032DA04 ,  5F032DA23 ,  5F032DA24 ,  5F032DA33 ,  5F032DA53 ,  5F032DA74