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J-GLOBAL ID：200903098348779554

絶縁ゲート型半導体装置の製造方法

Inventor：
久保 博稔

About 久保 博稔


Applicant, Patent owner：
三洋電機株式会社

About 三洋電機株式会社


Agent (1)： 芝野 正雅
Gazette classification：公開公報
Application number (International application number)：2000085537
Publication number (International publication number)：2001274396
Application date： Mar. 27, 2000
Publication date： Oct. 05, 2001
Summary：
【要約】 (修正有)【課題】パワーMOSFETのセル密度を向上させるにはトレンチ形成の微細化が必須であるが、トレンチ開口部の加工寸法は露光装置の光学限界までであり、微細化には新規設備の導入が必要であった。【解決手段】CVD酸化膜5上にトレンチ開口部6を除いてマスクをかけてエッチングしてトレンチ開口部6を形成後、さらに第2のCVD酸化膜を形成し、この第2のCVD酸化膜の異方性RIEによりサイドウォール膜8を形成する。CVD酸化膜5及びサイトウォール膜8をマスクにドライエッチングによりチャネル層4を貫通し、ドレイン領域2に達するトレンチの形成により、新規設備を導入することなく従来の約2分の1の微細なパターン形成を可能にし、パワーMOSFETのセル密度を2倍に向上できる。
Claim (excerpt)：
ドレイン領域となる一導電型の半導体基板表面に逆導電型のチャネル層を形成する工程と、前記半導体基板表面に第1の絶縁膜を形成し、トレンチ開口部を形成する工程と、前記第1の絶縁膜上に第2の絶縁膜を形成し、該第2の絶縁膜を異方性エッチングして前記トレンチ開口部にサイドウォール膜を形成する工程と、前記第1の絶縁膜および前記サイドウォール膜をマスクとして前記チャネル層を貫通するトレンチを形成する工程と、前記トレンチの内壁にゲート絶縁膜を形成する工程と、前記トレンチに埋設される半導体材料からなるゲート電極を形成する工程と、前記チャネル層表面で前記トレンチに隣接して一導電型のソース領域を形成する工程とを具備することを特徴とする絶縁ゲート型半導体装置の製造方法。
IPC (2)：
H01L 29/78 653 ,  H01L 21/336
FI (2)：
H01L 29/78 653 A ,  H01L 29/78 658 G
Patent cited by the Patent：
Cited by examiner (3)

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