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J-GLOBAL ID：200903098380175555
MOSFET及びその製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
清水 守 (外1名)
Gazette classification：公開公報
Application number (International application number)：1995142832
Publication number (International publication number)：1996335696
Application date： Jun. 09, 1995
Publication date： Dec. 17, 1996
Summary：
【要約】【目的】 ゲート電極とソース及びドレイン電極となるポリシリコン膜のオーバーラップ容量を十分低減でき、かつ第2のサイドウォールの幅を十分に小さくすることにより、チャネルのサイドウォール下の途切れがなく寄生抵抗の発生を防ぐことができるMOSFET及びその製造方法を提供する。【構成】 シリコン基板11上にポリシリコン膜17を有し、このポリシリコン膜17の一部に前記シリコン基板11が露出する溝21を有し、この溝21で分離された前記ポリシリコン膜17下のシリコン基板11中に拡散層31を有し、前記ポリシリコン膜17を拡散層31の引き出し電極として用い、前記溝中のシリコン基板11表面にゲート酸化膜27を有し、前記溝中のゲート酸化膜27上にゲート電極29が形成され、このゲート電極29と前記ポリシリコン膜17との間に絶縁膜を有するMOSFETにおいて、前記溝21の形状が、底部が狭く、上部が広い段差形状に設定されるようにした。
Claim (excerpt)：
半導体基板上に導電膜を有し、該導電膜の一部に前記半導体基板が露出する溝を有し、該溝で分離された前記導電膜下の半導体基板中に拡散層を有し、前記導電膜を拡散層の引き出し電極として用い、前記溝中の半導体基板表面にゲート酸化膜を有し、前記溝中のゲート酸化膜上にゲート電極が形成され、該ゲート電極と前記導電膜との間に絶縁膜を有するMOSFETにおいて、前記溝の形状が、底部が狭く、上部が広い段差形状に設定されることを特徴とするMOSFET。
Patent cited by the Patent：
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