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J-GLOBAL ID：200903098494126325

半導体装置

Inventor： 阪田 健 ,  半澤 悟 ,  関口 知紀 ,  青木 正和 ,  野田 浩正 ,  木村 勝高
Applicant, Patent owner： 株式会社日立製作所
Agent (1)： 小川 勝男
Gazette classification：公開公報
Application number (International application number)：1996280548
Publication number (International publication number)：1998126254
Application date： Oct. 23, 1996
Publication date： May. 15, 1998
Summary：

【要約】【課題】 従来のクロック再生回路では、動作可能なクロックサイクル時間の範囲が小さい。【解決手段】 クロック再生回路を、クロック入力バッファ(CIB)と、内部クロックを供給するクロックドライバ(CID)と、クロック入力バッファに接続された遅延モニタ(DMC)と、上記遅延モニターに接続された第1の遅延回路群(FDA)と、上記クロックドライバに接続された第2の遅延回路群(BDA)と、上記クロック入力バッファの出力と上記第1の遅延回路群の出力とに応じて上記第2の遅延回路群を制御する制御回路(MCC)とを含んで構成し、外部クロックから内部クロックまでのクロックサイクル数をクロックサイクル時間に応じて自動的に切り換えながら、外部クロックをその周期に応じて遅延させて内部クロックを発生させる。【効果】 動作周波数範囲が広いクロック再生回路を有する半導体装置が実現される。

Claim (excerpt)：

外部クロックを受けて、前記外部クロックに同期した内部クロックを発生するクロック再生回路を有する半導体装置において、前記クロック再生回路は、前記外部クロックを受けるクロック入力バッファと、前記内部クロックを出力するクロックドライバと、前記クロック入力バッファの出力を受けて所定の遅延時間を加えて出力する遅延モニタと、前記遅延モニタの出力を受ける第1の遅延回路列と、前記クロックドライバに接続された第2の遅延回路列と、前記クロック入力バッファの出力と前記第1の遅延回路列の出力とに応じて前記第2の遅延回路列を制御する制御回路とを含み、前記クロック再生回路は、前記外部クロックが入力してから前記内部クロックを出力するまでの遅延時間を、前記外部クロックの周期に応じて、前記外部クロックの周期の整数倍に切り換えることを特長とする半導体集積回路。

IPC (2)：

H03L 7/00 ,  G11C 11/407

FI (3)：

H03L 7/00 D ,  G11C 11/34 354 C ,  G11C 11/34 362 S