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J-GLOBAL ID：200903098654445309

半導体装置とその製造方法

Inventor： 安藤 直人
Applicant, Patent owner： 三菱電機株式会社
Agent (1)： 宮田 金雄 (外3名)
Gazette classification：公開公報
Application number (International application number)：1996072216
Publication number (International publication number)：1997260405
Application date： Mar. 27, 1996
Publication date： Oct. 03, 1997
Summary：

【要約】【課題】 アイソレーション領域の下層のp型バッファ層が十分不導体化されない場合、電圧印加条件によってはp型バッファ層から裏面電極とバイアホール上部電極を介してソース電極への漏洩電流が流れ、ゲート・ソース間耐圧の劣化することがあるが、これを簡単な構成で防止する。【解決手段】 n型半導体層35の表面を始点としn型半導体層35の表面からp型バッファ層34を越える深さを有する段差により、n型半導体層35表面から化合物半導体基板33の第2の主面332まで貫通する筒状の内壁421と電界効果トランジスタ32とが分離され、内壁421表面上に配設された裏面電極43に漏洩電流が流れるのを防止する。

Claim (excerpt)：

半導体基板と、この基板の第1の主面上に順次配設された互いに反対の導電型の第1、第2の半導体層と、この第2の半導体層に選択的に配設された半導体素子と、この半導体素子の形成領域を分離するように、上記半導体素子の形成領域を除いて選択的に配設されたイオン注入領域と、上記半導体素子の形成領域を除いて選択的に配設され、上記第2の半導体層表面から上記半導体基板の第2の主面まで貫通する筒状の内壁と、上記第2の半導体層の表面を始点とし上記第2の半導体層の表面から上記第1の半導体層を越える深さを有し、上記内壁と上記半導体素子の形成領域とを分離する段差と、上記内壁表面上に配設され、この内壁の少なくとも上記第1の半導体層と電気的に接続された導電層と、この導電層と電気的に接続されるとともに上記第2の半導体層の表面上に配設され、上記段差上を経由して上記半導体素子の一部と電気的に接続された配線層と、を備えた半導体装置。

IPC (5)：

H01L 21/338 ,  H01L 29/812 ,  H01L 21/764 ,  H01L 21/06 ,  H01L 21/8232

FI (3)：

H01L 29/80 U ,  H01L 21/76 A ,  H01L 27/06 F