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J-GLOBAL ID：200903098780138233

半導体素子の素子分離方法

Inventor： 清利 正弘 ,  綱島 祥隆 ,  岡野 晴雄
Applicant, Patent owner： 株式会社東芝
Agent (1)： 則近 憲佑
Gazette classification：公開公報
Application number (International application number)：1993230686
Publication number (International publication number)：1995086393
Application date： Sep. 17, 1993
Publication date： Mar. 31, 1995
Summary：

【要約】【構成】 半導体基板上に炭素膜10成膜後、素子分離領域5の溝を形成して溝内面を酸化する際、予め炭素膜10の表面に酸化防止膜、特にシリコン窒化膜13を形成する。この酸化防止膜を剥離した後、酸化膜7を素子分離領域5に埋め込み、炭素膜10を研磨障壁層として研磨を行う。【効果】 本発明では埋め込み素子分離における埋め込み絶縁膜のシリコン酸化膜を研磨して平坦化にする際、特にシリコン酸化膜7を埋め込む前に形成する研磨障壁層として研磨レートがシリコン酸化膜7より極めて小さい炭素膜10及び14を用いることで良好なエッチバックの制御性を確保し、また、研磨後の研磨障壁層の選択剥離を容易に行うことができる。従って、埋め込みシリコン酸化膜7が溝の開口部の角を囲む良好な素子分離形状を実現することができる。

Claim (excerpt)：

半導体基板上の素子領域形成部上に炭素膜を選択的に形成するとともに、この炭素膜の露出面を耐酸化性膜で被覆する工程と、前記半導体基板に素子分離領域となる溝を形成する工程と、前記溝の内面に熱酸化膜を形成する工程と、前記炭素膜の側壁の耐酸化性膜を除去する工程と、前記溝を埋め込むように全面に埋め込み膜を形成する工程と、前記炭素膜を研磨障壁層として、前記埋め込み膜を研磨により素子分離領域の溝に残存せしめる工程と、前記炭素膜を除去する工程とを有することを特徴とする半導体素子の素子分離方法。

IPC (3)：

H01L 21/76 ,  H01L 21/316 ,  H01L 21/318

FI (2)：

H01L 21/76 L ,  H01L 21/76 N