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J-GLOBAL ID：200903098793083284

半導体装置の製造方法

Inventor： 山下 富生 ,  西田 篤弘
Applicant, Patent owner： 三洋電機株式会社
Agent (1)： 鳥居 洋
Gazette classification：公開公報
Application number (International application number)：2000081867
Publication number (International publication number)：2001274237
Application date： Mar. 23, 2000
Publication date： Oct. 05, 2001
Summary：

【要約】【課題】 この発明は、エッチング工程を削減し、且つエッチングストッパーを層間膜に用いずにデュアルダマシン構造の配線を形成する半導体装置の製造方法を提供する。【解決手段】 基板1上に設けられた第1の配線2上に、レジスト膜3を塗布形成し、ホール型マスクで露光する。レジスト膜3とは異なる波長にて感光するレジスト膜5を塗布形成した後、配線型マスクで露光する。前記レジスト膜3,5の現像を行うことによりホールと配線溝パターンからなるレジストパターンを形成し、レジストパターンに対して、金属膜8を埋め込む。埋め込んだ金属の余剰分を化学機械的研磨で除去してプラグ及び配線を形成した後、レジストパターンを除去し、第1の配線2上に露出されたプラグ及び配線を含み基板1上にSOGからなる層間絶縁膜を形成する。

Claim (excerpt)：

基板に設けられた配線層上に、第1のレジスト膜を塗布形成した後、ホール型マスクで露光する工程と、前記第1のレジスト膜とは異なる波長にて感光する第2のレジスト膜を塗布形成した後、配線型マスクで露光する工程と、前記第1及び第2のレジスト膜の現像を行うことによりホールと配線溝パターンからなるレジストパターンを形成する工程と、前記レジストパターンに対して、金属膜を埋め込む工程と、前記レジストパターンを除去して配線層上にプラグ及び溝配線を露出させる工程と、前記配線層上に露出されたプラグ及び溝配線を含み基板上に塗布膜を設けて層間絶縁膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法。

F-Term (29)：

5F033HH11 ,  5F033HH14 ,  5F033HH32 ,  5F033JJ11 ,  5F033JJ14 ,  5F033JJ32 ,  5F033MM02 ,  5F033MM12 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033PP15 ,  5F033PP26 ,  5F033PP27 ,  5F033QQ48 ,  5F033QQ60 ,  5F033QQ61 ,  5F033QQ62 ,  5F033QQ63 ,  5F033QQ64 ,  5F033QQ65 ,  5F033RR09 ,  5F033RR22 ,  5F033RR23 ,  5F033RR25 ,  5F033SS22 ,  5F033XX24 ,  5F033XX33 ,  5F033XX34