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J-GLOBAL ID：200903098936424177

半導体集積回路装置およびその製造方法

Inventor： ピーター・エム・リー ,  横溝 剛一 ,  新美 敏男 ,  大高 奈緒美 ,  加藤 正高 ,  木村 紳一郎
Applicant, Patent owner： 株式会社日立製作所
Agent (1)： 筒井 大和
Gazette classification：公開公報
Application number (International application number)：1996260439
Publication number (International publication number)：1998107280
Application date： Oct. 01, 1996
Publication date： Apr. 24, 1998
Summary：

【要約】【課題】 隣り合ったMISFET同士を直列にも並列にも接続することのできる縦型MISFET構造を実現する。【解決手段】 半導体基板1に形成された溝13の内部には酸化シリコン膜14によって互いに分離されたMISFETQ1 のゲート電極12aとMISFETQ2 のゲート電極12aとが対向して設けられ、溝13の内壁にはMISFETQ1,Q2 のゲート酸化膜11が設けられ、溝13の周囲の半導体基板1にはMISFETQ1 のソース領域、ドレイン領域の一方(n型半導体領域7a)とMISFETQ2 のソース領域、ドレイン領域の一方(n型半導体領域7a)とが設けられ、溝13の底部の半導体基板1にはMISFETQ1,Q2 に共通のソース領域、ドレイン領域の他方(n型半導体領域7b、7c)が設けられている。

Claim (excerpt)：

第1のMISFETのソース領域、ドレイン領域の一方と第2のMISFETのソース領域、ドレイン領域の一方とが互いに接続された一対のMISFETを有する半導体集積回路装置であって、半導体基板に形成された溝の内部には、絶縁膜によって互いに分離された前記第1のMISFETのゲート電極と前記第2のMISFETのゲート電極とが対向して設けられており、前記溝の内壁には、前記第1のMISFETのゲート絶縁膜と前記第2のMISFETのゲート絶縁膜とが設けられており、前記溝の周囲の前記半導体基板には、前記第1のMISFETのソース領域、ドレイン領域の一方と前記第2のMISFETのソース領域、ドレイン領域の一方とが前記溝を挟んで対向して設けられており、前記溝の底部の前記半導体基板には、前記第1のMISFETと前記第2のMISFETとに共通のソース領域、ドレイン領域の他方が設けられていることを特徴とする半導体集積回路装置。

IPC (4)：

H01L 29/78 ,  H01L 21/8234 ,  H01L 27/088 ,  H01L 21/336

FI (5)：

H01L 29/78 653 B ,  H01L 27/08 102 E ,  H01L 29/78 301 X ,  H01L 29/78 656 A ,  H01L 29/78 658 A

Patent cited by the Patent：

Cited by examiner (3)

• 特開昭63-164262
  
• MOS型半導体装置及びその製造方法
  Gazette classification：公開公報   Application number：特願平5-012743   Applicant：株式会社東芝, 東芝マイクロエレクトロニクス株式会社
• 特開平4-226075