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J-GLOBAL ID：200903099029632652
薄膜半導体装置及びその製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
武 顕次郎
Gazette classification：公開公報
Application number (International application number)：1992065040
Publication number (International publication number)：1993267344
Application date： Mar. 23, 1992
Publication date： Oct. 15, 1993
Summary：
【要約】【目的】 配線に断線が発生することが少なく、しかも、光電流によるオフ抵抗の低下が生じにくい薄膜半導体装置及びその製造方法の提供。【構成】 透明絶縁基板1上に制御電極2を形成する工程と、制御電極2上に第1の絶縁膜3及び半導体膜4を順次形成する工程と、半導体膜4にn型の不純物をドーピングする工程と、第1の絶縁膜3及び半導体膜4をパターニングする工程と、半導体膜4上に対の主電極5、6を形成する工程と、対の主電極5、6をマスクとして半導体膜4にp型の不純物をドーピング8する工程と、半導体膜4及び対の主電極5、6上に第2の絶縁膜10を形成する工程と、対の主電極5、6及び第2の絶縁膜10をマスクとして半導体膜4をパターニングする工程をそれぞれ経ることにより、薄膜半導体装置が製造される。
Claim (excerpt)：
透明絶縁基板上に制御電極を形成する工程と、前記制御電極上に第1の絶縁膜及び半導体膜を順次形成する工程と、前記半導体膜にn型の不純物をドーピングする工程と、前記第1の絶縁膜及び半導体膜をパターニングする工程と、前記半導体膜上に対の主電極を形成する工程と、前記対の主電極をマスクとして前記半導体膜にp型の不純物をドーピングする工程と、前記半導体膜及び対の主電極上に第2の絶縁膜を形成する工程と、前記対の主電極及び第2の絶縁膜をマスクとして前記半導体膜をパターニングする工程をそれぞれ経ることを特徴とする薄膜半導体装置の製造方法。
IPC (3)：
H01L 21/336
, H01L 29/784
, G02F 1/136 500
H01L 29/78 311 Y
, H01L 29/78 311 A
, H01L 29/78 311 H
