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J-GLOBAL ID：200903099047885185

半導体装置の製造方法

Inventor： 小泉 公志郎 ,  高橋 進 ,  池原 たか子 ,  後藤 展行
Applicant, Patent owner： 株式会社日立製作所 ,  株式会社日立マイコンシステム
Agent (1)： 秋田 収喜
Gazette classification：公開公報
Application number (International application number)：1992178344
Publication number (International publication number)：1994021093
Application date： Jul. 06, 1992
Publication date： Jan. 28, 1994
Summary：

【要約】【目的】 MOS半導体装置の実効ゲート長を0.5μm以下で形成する。【構成】 MOS半導体装置の製造方法において、半導体基板のウエル領域1に不純物を導入して高濃度不純物領域2aを形成する工程と、不純物が導入された第1導電層(第1ポリシリコン)3を形成し、そのゲート部分をエッチングする工程と、熱拡散処理を施し、前記第1導電層3から不純物を拡散して形成される低濃度不純物領域2bを形成する工程と、ゲート絶縁膜4を形成し、このゲート絶縁膜4上にゲート電極(第2ポリシリコン)6を形成する工程と、前記ゲート電極6上に層間絶縁膜5を形成する工程と、前記層間絶縁膜5にコンタクトホールを形成し、このコンタクトホールを通してソース,ドレイン部の領域と電極配線層7とを接続する工程とを備える。

Claim (excerpt)：

半導体基板のウエル領域に高濃度不純物を打ち込んで高濃度不純物領域を形成する工程と、不純物をドープした第1導電層を形成し、その第1導電層のゲート部分をエッチングする工程と、熱拡散により前記第1導電層から低濃度不純物が拡散される低濃度不純物領域を形成する工程と、その低濃度不純物領域を形成した後、酸化膜からなるゲート絶縁膜を形成し、そのゲート酸化膜の上にゲート電極を形成する工程と、該ゲート電極の上に層間絶縁膜を形成する工程と、該層間絶縁膜にコンタクトホールを形成し、このコンタクトホールを通してソース,ドレイン部の拡散領域と電極配線層とを接続する工程とを備えたことを特徴とする半導体装置の製造方法。

IPC (2)：

H01L 21/336 ,  H01L 29/784

FI (2)：

H01L 29/78 301 P ,  H01L 29/78 301 Y