半導体メモリ装置とその製造方法

Inventor：
Applicant, Patent owner：
Agent (1)：野口繁雄
Gazette classification：公開公報
Application number (International application number)：1993344346
Publication number (International publication number)：1995176635
Application date： Dec. 17, 1993
Publication date： Jul. 14, 1995
Summary：

【要約】【目的】プレーナセル構造のメモリ装置で4値メモリを構成し、かつ各メモリ素子のオン電流のばらつきを抑える。【構成】プレーナセルのメモリ素子を形成したシリコンウエハに対し、第1の状態のメモリ素子12aを構成するために、チャネル領域の全領域を含む開口24aをもつレジストパターン26を形成し、それをマスクとし、ワードライン6を通して基板2にボロンをイオン注入する。次に第2の状態のメモリ素子12bと第3の状態のメモリ素子12cを形成するために、全チャネル領域を含む開口24bと、チャネル幅の一方の側部を含む開口24cをもつレジストパターン28を形成し、それとワードライン6をマスクとして、基板表面に対する垂直方向から30〜60°の傾きをもった斜め回転イオン注入法により、基板2にボロンを注入する。熱処理を施し、側部に注入された不純物が拡散して側部からチャネル幅のほぼ1/3に至る拡散領域を形成させる。

Claim (excerpt)：

半導体基板に拡散層にてなる互いに平行な帯状のビットラインが形成され、半導体基板上にはビットラインと絶縁されビットラインと交差する方向に互いに平行な帯状のワードラインが形成され、隣接するビットライン間でワードラインの下部がチャネル領域となるプレーナセル構造のMOSトランジスタをメモリ素子とする半導体メモリ装置において、前記メモリ素子は、基板と同じ導電型で基板より高い不純物濃度を有する拡散領域をチャネル領域の全チャネル幅にわたって含む第1の状態、前記拡散領域をチャネル領域のチャネル幅の両側にそれぞれチャネル幅のほぼ1/3の幅に形成された第2の状態、前記拡散領域をチャネル領域のチャネル幅の一方の側にチャネル幅のほぼ1/3の幅に形成された第3の状態、及び前記拡散領域をチャネル領域に含まない第4の状態のうちの1つの状態に設定されていることを特徴とする半導体メモリ装置。

IPC (4)：

H01L 21/8246 , H01L 27/112 , G11C 16/04 , H01L 27/118

FI (3)：

H01L 27/10 433 , G11C 17/00 305 , H01L 21/82 M

Patent cited by the Patent：

Cited by examiner (1)

半導体装置およびその製造方法
Gazette classification：公開公報 Application number：特願平5-210271 Applicant：シャープ株式会社

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