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J-GLOBAL ID：200903099647063855

半導体装置及びその製造方法

Inventor： 奥 友希 ,  酒井 将行
Applicant, Patent owner： 三菱電機株式会社
Agent (1)： 早瀬 憲一
Gazette classification：公開公報
Application number (International application number)：1993197108
Publication number (International publication number)：1994168959
Application date： Aug. 09, 1993
Publication date： Jun. 14, 1994
Summary：

【要約】【目的】 ゲート長が短縮したT型ゲート電極を有する半導体装置を効率よく製造することができる半導体装置の製造方法を得る。【構成】 化合物半導体基板1上に絶縁膜2を形成し、該絶縁膜2の所定領域に開口2aを形成し、次いで化合物半導体基板1の全面に対して所定膜厚の金属膜3を形成した後、該開口2aをレジスト膜4で埋込み、次いで、上記開口2aにおける絶縁膜2の端部の側壁2bに沿って形成された上記金属膜3の上部に開口5aが位置するようにレジストパターン5を形成し、該レジストパターン5と上記レジスト膜4をマスクにして上記金属膜3(3b)をエッチング除去し、この後、ゲート電極形成用金属6を蒸着,リフトオフして、ゲート電極6aを形成する。

Claim (excerpt)：

T型ゲート電極を有する半導体装置の製造方法において、半導体基板上に絶縁膜を形成し、該絶縁膜の所定部分を除去して開口を形成する工程と、上記開口内の上記半導体基板表面から上記半導体基板上に残された上記絶縁膜の表面に沿って金属薄膜を堆積形成する工程と、上記開口が埋め込まれるように第1のレジスト膜を形成する工程と、上記金属薄膜の上記絶縁膜の側壁に沿って形成された部分上に開口が形成されるように、上記第1のレジスト膜と上記金属薄膜の所定部分上に第2のレジスト膜を形成する工程と、上記第1,第2のレジスト膜をマスクにして、上記金属薄膜をエッチング除去する工程と、上記半導体基板の全面に対してゲート電極形成用金属を蒸着し、上記第1,第2のレジスト膜とともに上記第2のレジスト膜上に蒸着した上記ゲート電極形成用金属を除去して、T型ゲート電極を形成する工程と、上記半導体基板及び上記絶縁膜上に残された金属薄膜をエッチング除去する工程とを含むことを特徴とする半導体装置の製造方法。

IPC (5)：

H01L 21/338 ,  H01L 29/812 ,  H01L 21/265 ,  H01L 21/28 301 ,  H01L 21/302

FI (3)：

H01L 29/80 F ,  H01L 21/265 Y ,  H01L 29/80 H