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J-GLOBAL ID：200903099664549524

半導体装置及びその製造方法

Inventor： 小川 薫
Applicant, Patent owner： 富士通株式会社
Agent (1)： 恩田 博宣
Gazette classification：公開公報
Application number (International application number)：1992293183
Publication number (International publication number)：1994151427
Application date： Oct. 30, 1992
Publication date： May. 31, 1994
Summary：

【要約】【目的】下側配線層と上側配線層とのコンタクト抵抗を低減させることができる半導体装置を提供する。【構成】 半導体基板1上に形成された絶縁膜2が形成され、その絶縁膜2の上には多結晶シリコン層3が形成されている。多結晶シリコン層3上には高融点金属のシリサイド膜4が形成されている。そして、多結晶ポリシリコン3とシリサイド膜4とで下側配線層5を構成している。下側配線層5を構成するシリサイド膜4の上に保護膜6が形成され、保護膜6の上には層間絶縁層7が形成されている。層間絶縁層7はスルーホール8が形成されている。スルーホール8が形成された層間絶縁層7の上には上側配線層9を構成する多結晶シリコン層10が形成され、スルーホール8を介して上側配線層9と下側配線層5は接続される。

Claim (excerpt)：

多結晶シリコン層(3)の上に高融点金属膜又は高融点金属のシリサイド膜(4)を形成してなる下部配線層(5)の上面に層間絶縁層(7)を介して多結晶シリコン層(10)よりなる上部配線層(9)を形成し、その上部配線層(9)と下部配線層(5)とをスルーホール(8)を介して接続するようにした多層配線構造を有した半導体装置において、前記下部配線層(5)の高融点金属膜又は高融点金属のシリサイド層(4)の上面に前記層間絶縁層(7)形成時における下部配線層(5)の保護のための保護膜(6)を介在させたことを特徴とする半導体装置。

IPC (3)：

H01L 21/3205 ,  H01L 21/90 ,  H01L 21/28 301

FI (2)：

H01L 21/88 R ,  H01L 21/88 Q

Patent cited by the Patent：

Cited by examiner (2)

• 特開昭63-143844
  
• 特開昭62-104138