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J-GLOBAL ID：200903099707358191

マイクロプロセッサ集積回路で使用するためのキャッシュ・サブアレイの方法および装置

Inventor： ジョージ・エム・ラティモア ,  ロバート・ピー・マスリード ,  ジョン・エス・ミューヒヒ
Applicant, Patent owner： インターナショナル・ビジネス・マシーンズ・コーポレイション
Agent (1)： 坂口 博 (外1名)
Gazette classification：公開公報
Application number (International application number)：1997293743
Publication number (International publication number)：1998187798
Application date： Oct. 27, 1997
Publication date： Jul. 21, 1998
Summary：

【要約】【課題】 本発明の目的は、マイクロプロセッサ集積回路で使用するためのキャッシュ・サブアレイの方法および装置を提供することである。【解決手段】 プロセッサ・ユニットが、マイクロプロセッサ集積回路の中央領域内に配置され、周辺領域が、キャッシュ・メモリ・アレイ領域として指定され、中央領域を囲み、所定の個数のキャッシュ・メモリ・サブアレイが、可変サイズ・キャッシュ・メモリ・アレイが効率的に作成されるように周辺領域に配置される。キャッシュ・メモリ・サブアレイには、1キャッシュ・ワードの固定された部分が含まれる。マイクロプロセッサ集積回路自体は、可変サイズのモジュラー・キャッシュ・メモリ・アレイを有し、プロセッサ・ユニットをその中に配置された中央領域と、キャッシュ・メモリ・アレイ領域として指定された、中央領域を囲む周辺領域と、キャッシュ・メモリ・サブアレイが可変サイズのモジュラー・キャッシュ・メモリ・アレイを構成するように周辺領域に配置された所定の個数のキャッシュ・メモリ・サブアレイとを含む。

Claim (excerpt)：

マイクロプロセッサ集積回路の中央領域内にプロセッサ・ユニットを配置するステップと、前記中央領域を囲む周辺領域をキャッシュ・メモリ・アレイ領域として指定するステップと、可変サイズ・キャッシュ・メモリ・アレイを効率的に作成できるように、前記周辺領域内に所定の個数のキャッシュ・メモリ・サブアレイを配置するステップとを含む、前記マイクロプロセッサ集積回路の配置の方法。

IPC (4)：

G06F 17/50 ,  H01L 21/82 ,  H01L 27/04 ,  H01L 21/822

FI (3)：

G06F 15/60 658 A ,  H01L 21/82 D ,  H01L 27/04 A

Patent cited by the Patent：

Cited by examiner (1)

• 特開平4-130655