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J-GLOBAL ID：200903099764905310

薄膜トランジスタ及びその製造方法

Inventor： 山田 高幸 ,  山田 想 ,  加藤 典司 ,  中村 毅
Applicant, Patent owner： 富士ゼロックス株式会社
Agent (1)： 阪本 清孝 (外1名)
Gazette classification：公開公報
Application number (International application number)：1993025930
Publication number (International publication number)：1994224434
Application date： Jan. 22, 1993
Publication date： Aug. 12, 1994
Summary：

【要約】【目的】 イオン注入工程のマスクずれに対する許容度を大きくし、チャネル領域とソース領域及びドレイン領域との間に形成される各々のオフセット領域の長さを等しくでき、ソース・ドレインの反転に対して特性が対称となる薄膜トランジスタ及びその製造方法を提供する。【構成】 コの字状の半導体活性層2を横切るようにゲート電極4が形成され、ゲート電極4の下部がチャネル領域2c,2c′となり、コの字状の終端方向でゲート電極4に対して同一方向にソース領域2aとドレイン領域2bが形成され、チャネル領域2c,2c′とソース領域2a及びドレイン領域2bとの間にオフセット領域2d,2eが形成され、ゲート電極4に対してソース・ドレインとは反対側の半導体活性層2が高濃度の不純物が注入されて低抵抗領域である薄膜トランジスタ及びその製造方法である。

Claim (excerpt)：

第1の半導体活性層と、第2の半導体活性層と、前記第1及び前記第2の半導体活性層を横切るように絶縁層を介して形成されたゲート電極とを有し、前記第1及び前記第2の半導体活性層の前記ゲート電極の下部にチャネル領域が形成され、前記第1及び前記第2の半導体活性層の前記ゲート電極に対して同一方向に電極領域が形成され、前記チャネル領域と前記電極領域との間にオフセット領域が形成され、前記ゲート電極に対して前記電極領域が形成された方向とは反対方向で前記第1の半導体活性層と前記第2の半導体活性層とが導電層で接続されていることを特徴とする薄膜トランジスタ。

IPC (2)：

H01L 29/784 ,  G02F 1/136 500

Patent cited by the Patent：

Cited by examiner (5)

• 特開昭63-151083
  
• 特開昭58-115864
  
• 特開昭64-089464
  
• 特開昭63-204769
  
• 特開平2-034970