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J-GLOBAL ID：201002265310782242   Reference number：10A0271555

A Cascaded Folding ADC Based on Fast-Settling 3-Degree Folders with Enhanced Reset Technique

強化リセット技術を有する高速セットリング3度フォルダをベースにしたカスケードホールドADC

Author (4)： ONO Koichi (Sony Corp., Atsugi-shi, JPN) ,  OHKAWA Takeshi (Sony Corp., Atsugi-shi, JPN) ,  SEGAMI Masahiro (Sony Corp., Atsugi-shi, JPN) ,  HOTTA Masao (Tokyo City Univ., Tokyo, JPN)
Material： IEICE Transactions on Electronics (Institute of Electronics, Information and Communication Engineers)  (IEICE Trans Electron (Inst Electron Inf Commun Eng))
Volume： E93-C  Issue： 3  Page： 288-294  Publication year： Mar. 01, 2010 
JST Material Number： L1370A  ISSN： 0916-8524  Document type： Article
Article type： 原著論文  Country of issue： Japan (JPN)  Language： ENGLISH (EN)

Thesaurus term： *analog to digital converter ,  action ,  *CMOS structure ,  electric power consumption ,  layout
Semi thesaurus term： analog to digital converter ,  reset

JST classification (1)： AD/DA conversion circuits  (NC05080M)

Reference (9)：

• UEHARA, G. T. A 100 MHz A/D interface for PRML magnetic disk read channels. IEEE J. Solid-State Circuit. 1994, 29, 12, 1606-1613
• ONO, K. A 6 bit 400 Msps 70 mW ADC using interpolation parallel scheme. IEEE Symposium on VLSI Circuits Digest of Technical Paper, June 2002. 2002, 324-325
• MATSUURA, T. A 240 Mb/s 1 W CMOS EPRML read LSI chip using an interleaved subranging pipeline A/D converter. IEEE J. Solid-State Circuit. 1998, 33, 11, 1840-1850
• MAKIGAWA, K. A 7 bit 800 Msps 120 mW folding and interpolation ADC using a mixed-averaging scheme. IEEE Symposium on VLSI Circuits Digest of Technical Paper, June 2006. 2006, 172-173
• NAUTA, B. A 70 MS/s 110 mW 8 bit CMOS folding and interpolation A/D converter. IEEE J. Solid-State Circuit. 1995, 30, 12, 1302-1308

Terms in the title (4)： 強化 ,  リセット ,  カスケード ,  ADC