薄膜トランジスタの製造方法および薄膜トランジスタ

Inventor： , ,
Applicant, Patent owner：
Agent (1)：船橋國則
Gazette classification：公開公報
Application number (International application number)：2009100434
Publication number (International publication number)：2010251574
Application date： Apr. 17, 2009
Publication date： Nov. 04, 2010
Summary：

【課題】ボトムゲート・トップコンタクト構造において、ソース・ドレイン-ゲート電極間の寄生容量を効果的に抑えることが可能な薄膜トランジスタの製造方法を提供する。【解決手段】基板1上にパターン形成されたゲート電極3をゲート絶縁膜5で覆う。ゲート絶縁膜5上に有機半導体層7と電極膜13とをこの積層順に形成する。有機半導体層7および電極膜13が形成された基板1上にネガ型感光性のレジスト膜15を成膜し、ゲート電極3を遮光マスクとした基板1側からの裏面露光とその後の現像処理によりレジストパターンを形成する。このレジストパターンは、電極膜13をエッチングしてソース・ドレインを形成するためのマスクとして用いる。【選択図】図1-3

Claim (excerpt)：

基板上にパターン形成されたゲート電極をゲート絶縁膜で覆う第1工程と、前記ゲート絶縁膜上に有機半導体層と電極膜とをこの積層順に形成する第2工程と、前記有機半導体層および電極膜が形成された基板上にネガ型感光性のレジスト膜を成膜し、前記ゲート電極を遮光マスクとした前記基板側からの裏面露光とその後の現像処理により、前記電極膜をエッチングしてソース・ドレインを形成するためのマスクとなるレジストパターンを形成する第3工程とを行う薄膜トランジスタの製造方法。

IPC (3)：

H01L 21/336 , H01L 29/786 , H01L 51/05

FI (3)：

H01L29/78 616N , H01L29/78 618B , H01L29/28 100A

F-Term (40)：

5F110AA02 , 5F110BB01 , 5F110BB09 , 5F110BB20 , 5F110CC07 , 5F110DD01 , 5F110DD02 , 5F110EE02 , 5F110EE03 , 5F110EE04 , 5F110EE06 , 5F110EE14 , 5F110EE42 , 5F110EE43 , 5F110EE44 , 5F110FF01 , 5F110FF02 , 5F110FF03 , 5F110FF27 , 5F110FF28 , 5F110FF29 , 5F110FF30 , 5F110GG05 , 5F110GG42 , 5F110HK01 , 5F110HK02 , 5F110HK04 , 5F110HK06 , 5F110HK07 , 5F110HK21 , 5F110HK22 , 5F110HK32 , 5F110HK33 , 5F110NN02 , 5F110NN13 , 5F110NN22 , 5F110NN27 , 5F110QQ02 , 5F110QQ06 , 5F110QQ12

Patent cited by the Patent：

Cited by examiner (5)

薄膜トランジスタおよびその製法
Gazette classification：公開公報 Application number：特願平5-297096 Applicant：ローム株式会社
薄膜トランジスタの作製方法
Gazette classification：公開公報 Application number：特願2005-083179 Applicant：株式会社半導体エネルギー研究所
液晶表示装置およびその製造方法
Gazette classification：公開公報 Application number：特願2001-293212 Applicant：株式会社日立製作所

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