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J-GLOBAL ID：201103068506120370

半導体記憶装置及びその製造方法

Inventor： 田中 啓安 ,  青地 英明 ,  勝又 竜太 ,  鬼頭 傑 ,  福住 嘉晃 ,  木藤 大 ,  小森 陽介 ,  石月 恵 ,  松並 絢也 ,  藤原 友子 ,  桐澤 亮平 ,  三ヶ尻 義政 ,  大田 繁人
Applicant, Patent owner： 株式会社東芝
Agent (1)： 日向寺 雅彦
Gazette classification：公開公報
Application number (International application number)：2009149399
Publication number (International publication number)：2011009328
Application date： Jun. 24, 2009
Publication date： Jan. 13, 2011
Summary：

【課題】セルアレイ部の下層部分の電極を周辺回路部のトランジスタのゲート電極と同時に形成することができ、且つ、この電極の抵抗が低い半導体記憶装置及びその製造方法を提供する。【解決手段】半導体記憶装置1において、セルアレイ部CAにはバックゲート電極21を設け、周辺回路部SCには電界効果トランジスタ25のゲート電極22を設ける。バックゲート電極21及びゲート電極22は、下層側から順に、n型シリコン層15、金属シリサイド層16、p型シリコン層17が積層された3層構造の導電膜18により形成する。また、バックゲート電極21において、p型シリコン層17内にU字ピラー41の接続部材39を設ける。そして、コンタクトプラグ58c及び58eを、それぞれバックゲート電極21及びゲート電極22の金属シリサイド層16に接触させる。【選択図】図1

Claim (excerpt)：

セルアレイ部及び周辺回路部が設定された半導体記憶装置であって、 半導体基板と、 前記セルアレイ部における前記半導体基板上に設けられた絶縁膜と、 前記絶縁膜上に設けられたバックゲート電極と、 前記バックゲート電極上に設けられ、それぞれ複数の絶縁膜及び電極膜が交互に積層された積層体と、 前記積層体の積層方向に延び前記積層体を貫く複数本の半導体ピラーと、 前記バックゲート電極の内部又は上方に設けられ、1本の前記半導体ピラーの下端部と他の1本の前記半導体ピラーの下端部とを相互に接続する接続部材と、 前記電極膜と前記半導体ピラーとの間、及び前記バックゲート電極と前記接続部材との間に設けられた電荷蓄積層と、 前記バックゲート電極に電位を印加するバックゲート電極用コンタクトと、 前記周辺回路部における前記半導体基板の上層部分に相互に離隔して形成された一対のソース・ドレイン領域と、 前記半導体基板上における前記ソース・ドレイン領域間の領域の直上域に設けられたゲート絶縁膜と、 前記ゲート絶縁膜上に設けられたゲート電極と、 前記ゲート電極に電位を印加するゲート電極用コンタクトと、 を備え、 前記バックゲート電極及び前記ゲート電極は、 下側半導体層と、 前記下側半導体層上に設けられた導電体層と、 前記導電体層上に設けられた上側半導体層と、 を有し、 前記接続部材は前記上側半導体層の内部又は上方に設けられており、 前記バックゲート電極用コンタクト及び前記ゲート電極用コンタクトは、前記導電体層に接触していることを特徴とする半導体記憶装置。

IPC (5)：

H01L 27/115 ,  H01L 21/824 ,  H01L 29/792 ,  H01L 29/788 ,  H01L 27/10

FI (3)：

H01L27/10 434 ,  H01L29/78 371 ,  H01L27/10 481

F-Term (36)：

5F083EP18 ,  5F083EP22 ,  5F083EP33 ,  5F083EP34 ,  5F083EP76 ,  5F083ER11 ,  5F083GA10 ,  5F083JA35 ,  5F083JA36 ,  5F083JA37 ,  5F083JA39 ,  5F083JA40 ,  5F083JA53 ,  5F083MA06 ,  5F083MA19 ,  5F083MA20 ,  5F083NA01 ,  5F083PR05 ,  5F083PR21 ,  5F083PR34 ,  5F083PR40 ,  5F083PR43 ,  5F083PR53 ,  5F101BA45 ,  5F101BB02 ,  5F101BD07 ,  5F101BD16 ,  5F101BD21 ,  5F101BD22 ,  5F101BD30 ,  5F101BD34 ,  5F101BD35 ,  5F101BE07 ,  5F101BH02 ,  5F101BH15 ,  5F101BH16

Patent cited by the Patent：

Cited by examiner (3)

• 不揮発性半導体記憶装置
  Gazette classification：公開公報   Application number：特願2006-145661   Applicant：株式会社東芝, 東芝マイクロエレクトロニクス株式会社
• 不揮発性半導体記憶装置及びその製造方法
  Gazette classification：公開公報   Application number：特願2006-251315   Applicant：株式会社東芝
• 電荷トラップ不揮発性メモリのための電荷均衡化を有する動作方式
  Gazette classification：公開公報   Application number：特願2005-124846   Applicant：旺宏電子股ふん有限公司