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J-GLOBAL ID：201103075027387261

半導体素子およびその製造方法

Inventor：
チェン・カイ

About チェン・カイ

, 
ステファン・デフローテ

About ステファン・デフローテ


Applicant, Patent owner：
アイメック

About アイメック


Agent (3)： 山田 卓二 ,  田中 光雄 ,  竹内 三喜夫
Gazette classification：公開公報
Application number (International application number)：2010243863
Publication number (International publication number)：2011097062
Application date： Oct. 29, 2010
Publication date： May. 12, 2011
Summary：
【課題】より高いブレークダウン電圧に適した半導体素子構造およびその製造方法を提供する。【解決手段】半導体基板構造(100)は、半導体基板(1)と、半導体基板(1)の上部にGaNタイプの層スタック(20)とを備える。GaNタイプ層スタック(20)は、少なくとも1つのバッファ層(21,22)と、第1活性層(2)と、第2活性層(3)とを備え、第1活性層と第2活性層の界面において、能動素子領域が規定可能である。半導体基板(1)は、絶縁層(12)の上に存在しており、所定のパターンに従って溝(14)を規定するようにパターン化され、そのパターンは、こうした能動素子領域の下地となる少なくとも1つの溝(14)を含み、前記溝(14)は、絶縁層(12)から、GaNタイプ層スタック(20)の少なくとも1つのバッファ層(21,22)の中まで延びて、前記少なくとも1つのバッファ層(22)の範囲で過成長しており、第1および第2活性層(2,3)は、少なくとも能動素子領域の範囲で連続している。【選択図】図2
Claim (excerpt)：
半導体基板と、半導体基板の上部にGaNタイプの層スタックとを備え、 GaNタイプ層スタックは、少なくとも1つのバッファ層と、第1活性層と、第2活性層とを備え、 第1活性層と第2活性層の界面において、能動素子領域が規定可能であり、 半導体基板は、絶縁層の上に存在しており、所定のパターンに従って溝を規定するようにパターン化され、 そのパターンは、こうした能動素子領域の下地となる少なくとも1つの溝を含み、 前記溝は、絶縁層から、GaNタイプ層スタックの少なくとも1つのバッファ層の中まで延びて、前記少なくとも1つのバッファ層の範囲で過成長しており、 第1および第2活性層は、少なくとも能動素子領域の範囲で連続しているようにした半導体基板構造。
IPC (3)：
H01L 29/812 ,  H01L 29/778 ,  H01L 21/338
FI (2)：
H01L29/80 H ,  H01L29/80 L
F-Term (23)：
5F102FA00 ,  5F102FA01 ,  5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GJ02 ,  5F102GJ03 ,  5F102GJ04 ,  5F102GJ10 ,  5F102GK04 ,  5F102GL04 ,  5F102GM04 ,  5F102GQ01 ,  5F102GR01 ,  5F102GR06 ,  5F102GS09 ,  5F102GT03 ,  5F102GT06 ,  5F102GV05 ,  5F102GV06 ,  5F102GV08 ,  5F102HC15 ,  5F102HC21
Patent cited by the Patent：
Cited by examiner (5)
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