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J-GLOBAL ID：201103088648406132

半導体装置及びその製造方法

Inventor：
石原 良一

About 石原 良一

, 
ヴィカス ラナ

About ヴィカス ラナ


Applicant, Patent owner：
セイコーエプソン株式会社

About セイコーエプソン株式会社


Agent (4)： 稲葉 良幸 ,  田中 克郎 ,  大賀 眞司 ,  大貫 敏史
Gazette classification：特許公報
Application number (International application number)：2004117491
Publication number (International publication number)：2005303023
Patent number：4560708
Application date： Apr. 13, 2004
Publication date： Oct. 27, 2005
Claim (excerpt)：
【請求項1】 少なくとも一方の表面が絶縁性の基板に半導体膜を用いて薄膜トランジスタを形成する半導体装置の製造方法であって、 前記基板の上に第1の半導体膜の結晶化の際の起点となるべき複数の起点部を形成する起点部形成工程と、 前記起点部が形成された前記基板の上に前記第1の半導体膜を形成する半導体膜形成工程と、 前記第1の半導体膜を熱処理して前記結晶化を行い、前記複数の起点部のそれぞれを略中心とする複数の略単結晶粒を含む第2の半導体膜にする熱処理工程と、 前記第2の半導体膜をパターニングし、ソース領域、ドレイン領域及びチャネル形成領域を含むトランジスタ領域を形成するパターニング工程と、 前記トランジスタ領域の上にゲート絶縁膜及びゲート電極を形成してNチャネル薄膜トランジスタ及びPチャネル薄膜トランジスタを形成する素子形成工程と、を含み、 前記パターニング工程及び前記素子形成工程では、前記Nチャネル薄膜トランジスタを、前記複数の起点部のうちの1つが前記ソース領域の下又は前記ドレイン領域の下に配置され、かつ前記チャネル形成領域の下には配置されないように前記複数の略単結晶粒のうちの1つの少なくとも一部を含んで形成し、前記Pチャネル薄膜トランジスタを、前記複数の起点部のうちの別の1つが前記チャネル形成領域の下に配置さるように前記複数の略単結晶粒のうちの別の1つの少なくとも一部を含んで形成する、半導体装置の製造方法。
IPC (3)：
H01L 21/336 ( 200 6.01) ,  H01L 29/786 ( 200 6.01) ,  H01L 21/20 ( 200 6.01)
FI (4)：
H01L 29/78 627 G ,  H01L 21/20 ,  H01L 29/78 613 A ,  H01L 29/78 626 C
Patent cited by the Patent：
Cited by examiner (2)

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