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J-GLOBAL ID：201202224179857220   Reference number：12A1708503

Design of a Packet-Transfer-Based Dynamic Reconfigurable VLSI Processor for Reduction of a Configuration Memory Size

コンフィグレーションメモリサイズの減少を指向したパケット転送に基づく動的再構成VLSIプロセッサの構成

Author (2)： FUJIOKA YOSHICHIKA (八戸工大 工) ,  KAMEYAMA MICHITAKA (東北大 大学院情報科学研究科)
Material： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
Volume： 112  Issue： 245(VLD2012 40-58)  Page： 39-44  Publication year： Oct. 11, 2012 
JST Material Number： S0532B  ISSN： 0913-5685  Document type： Proceedings
Article type： 原著論文  Country of issue： Japan (JPN)  Language： JAPANESE (JA)

Thesaurus term： reconstitution ,  *VLSI ,  granularity(computer) ,  *signal transmission ,  routing ,  scheduling ,  memory capacity ,  communication operation
Semi thesaurus term： *VLSI ,  *packet transmission ,  network routing ,  packet scheduling

JST classification (1)： General-purpose arithmetic and control units  (JC04020N)

Terms in the title (4)： パケット転送 ,  動的再構成 ,  VLSI ,  プロセッサ