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J-GLOBAL ID：201202239811755060   Reference number：12A1663012

アイドル時キャッシュ電源遮断における性能ペナルティ削減手法の実装

Author (4)： ARIMA EISHI (東大) ,  KOMODA TOSHIYA (東大) ,  MIWA SHINOBU (東大) ,  NAKAMURA HIROSHI (東大)
Material： 情報処理学会研究報告(CD-ROM)
Volume： 2012  Issue： 3  Page： ROMBUNNO.ARC-201,NO.15  Publication year： Oct. 15, 2012 
JST Material Number： Z0031C  ISSN： 2186-2583  Document type： Article
Article type： 原著論文  Country of issue： Japan (JPN)  Language： JAPANESE (JA)

Thesaurus term： electric power ,  leakage current ,  electric power control ,  shielding ,  *electric power source equipment ,  idle time ,  *cache memory ,  ratio ,  evaluation test ,  reuse ,  restoration ,  marker ,  performance evaluation
Semi thesaurus term： idle time ,  cache miss rate ,  tag ,  data restoration ,  power gating ,  leakage power ,  *電源遮断

JST classification (2)： Other digital computer hardwares  (JC04070Q) ,  Memory systems  (JC02040V)

Terms in the title (5)： キャッシュ ,  遮断 ,  ペナルティ ,  手法 ,  実装