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J-GLOBAL ID：201202250312690520   Reference number：12A1458461

スレッドレベル並列投機実行のためのメモリリネーミング機構

Author (7)： HIRATA HIROAKI (京都工繊大 大学院工芸科学研究科) ,  FUJII TAKAHIRO (京都工繊大 大学院工芸科学研究科) ,  FUJI KOHEI (京都工繊大 大学院工芸科学研究科) ,  MORITA KIYOTAKA (京都工繊大 大学院工芸科学研究科) ,  MORITA KIYOTAKA (三菱電機) ,  NUNOME ATSUSHI (京都工繊大 大学院工芸科学研究科) ,  SHIBAYAMA KIYOSHI (京都工繊大 大学院工芸科学研究科)
Material： 情報科学技術フォーラム講演論文集  (FIT)
Volume： 11th  Issue： 第1分冊  Page： 31-34  Publication year： Aug. 21, 2012 
JST Material Number： L4664A  Document type： Proceedings
Article type： 短報  Country of issue： Japan (JPN)  Language： JAPANESE (JA)

Thesaurus term： *arithmetic processor ,  multiplex ,  *computer architecture ,  parallel arithmetic ,  parallel processing ,  *storage management
Semi thesaurus term： *multiprocessor ,  *メモリリネーミング

JST classification (1)： Arithmetic systems  (JC02020Z)

Terms in the title (1)： 投機実行