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J-GLOBAL ID：201203073988265355

半導体装置

Inventor： 伊藤 里美 ,  増田 健良
Applicant, Patent owner： 住友電気工業株式会社
Agent (1)： 特許業務法人深見特許事務所
Gazette classification：公開公報
Application number (International application number)：2011112964
Publication number (International publication number)：2012243966
Application date： May. 20, 2011
Publication date： Dec. 10, 2012
Summary：

【課題】オン抵抗を低減することが可能な半導体装置を提供する。【解決手段】MOSFET100は、炭化珪素基板1と、炭化珪素からなり、炭化珪素基板1上に形成されたバッファ層2と、バッファ層2上に形成され、導電型がn型である炭化珪素からなるドリフト層3と、ドリフト層3のバッファ層2とは反対側の主面を含むようにドリフト層3内に形成され、導電型がp型であるp型ボディ領域4と、p型ボディ領域4上に形成されたソースコンタクト電極92と、炭化珪素基板1のバッファ層2とは反対側の主面上に形成されたドレイン電極96とを備え、バッファ層2とボディ領域4とに挟まれるドリフト層3の領域には、ドリフト層3内の他の領域よりも不純物濃度が高い電流パス領域32が形成されている。【選択図】図1

Claim (excerpt)：

半導体からなる基板と、 半導体からなり、前記基板上に形成されたバッファ層と、 前記バッファ層上に形成され、導電型が第1導電型である半導体からなるドリフト層と、 前記ドリフト層の前記バッファ層とは反対側の主面を含むように前記ドリフト層内に形成され、導電型が第2導電型であるボディ領域と、 前記ボディ領域上に形成された第1電極と、 前記基板の前記バッファ層とは反対側の主面上に形成された第2電極とを備え、 前記バッファ層と前記ボディ領域とに挟まれる前記ドリフト層の領域には、前記ドリフト層内の他の領域よりも不純物濃度が高い電流パス領域が形成されている、半導体装置。

IPC (3)：

H01L 29/78 ,  H01L 29/12 ,  H01L 21/336

FI (3)：

H01L29/78 652H ,  H01L29/78 652T ,  H01L29/78 658E