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J-GLOBAL ID:201204092538852615  Research Project code:4811 Update date:Oct. 07, 2013

集積回路における配線ベース故障カバレージの高精度化手法の開発

Study period:2009 - 継続中
Organization (1):
Investigating Researcher (1):
Research overview:
量産選別工程で良品と判断された半導体チップが市場で不良を生じるテストエスケープが深刻な問題となっている。本研究では、セル内のビア/コンタクトに生じる抵抗性配線故障を対象とすることにより、高精度故障カバレージ98%を達成する。半導体の微細化プロセスに対して、より現実に即した新しい尺度を提案しているところに特徴がある。ゲートごとのパラメータ抽出後、拡充ルールを開発する。
Research program: シーズ発掘試験
Ministry with control over the research :
文部科学省
Organization with control over the research:
独立行政法人科学技術振興機構
Parent Research Project (1):

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