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J-GLOBAL ID：201301050293132338   Update date: Nov. 14, 2024

Motomura Masato

モトムラ マサト | Motomura Masato
Affiliation and department：
Institute of Science Tokyo

About Institute of Science Tokyo


Homepage URL  (1)： http://kaken.nii.ac.jp/d/r/90574286.ja.html
Research field  (2)： Computer systems ,  Electronic devices and equipment
Research keywords  (3)： LSI Architecture ,  AI Hardware ,  Reconfigurable System
Research theme for competitive and other funds  (7)：
  • 2023 - 2028 超高次元分散ベクトル表現を基軸とする融合型AIコンピューティング基盤の開拓
  • 2022 - 2025 Ultra energy-efficient DNN accelerator based on non-product-sum-type arithmetic
  • 2018 - 2023 Innovative Self-Learnable Architecture Platform for Accelerating Intelligent Computing
  • 2015 - 2019 データマイニングを加速する次世代リコンフィギュラブルアーキテクチャの創出
  • 2014 - 2016 大規模分散処理環境を革新する「フロントエンドコンピューティング」パラダイムの創出
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Papers (110)：
  • Satoru Jimbo, Tatsuhiko Shirai, Nozomu Togawa, Masato Motomura, Kazushi Kawamura. A GPU-Based Ising Machine With a Multi-Spin-Flip Capability for Constrained Combinatorial Optimization. IEEE Access. 2024. 12. 43660-43673
  • Shungo Kumazawa, Jaehoon Yu, Kazushi Kawamura, Thiem Van Chu, Masato Motomura. Toward Improving Ensemble-Based Collaborative Inference at the Edge. IEEE Access. 2024. 12. 6926-6940
  • Junnosuke Suzuki, Jaehoon Yu, Mari Yasunaga, Ángel López García-Arias, Yasuyuki Okoshi, Shungo Kumazawa, Kota Ando, Kazushi Kawamura, Thiem Van Chu, Masato Motomura. Pianissimo: A Sub-mW Class DNN Accelerator With Progressively Adjustable Bit-Precision. IEEE Access. 2024. 12. 2057-2073
  • Mari Yasunaga, Junnosuke Suzuki, Masato Watanabe, Kazushi Kawamura, Thiem Van Chu, Jaehoon Yu, Masato Motomura. A Highly Accurate and Parallel Vision MLP FPGA Accelerator based on FP7/8 SIMD Operations. 2023 IEEE 16th International Symposium on Embedded Multicore/Many-core Systems-on-Chip (MCSoC). 2023
  • Daiki OKONOGI, Satoru JIMBO, Kota ANDO, Thiem Van CHU, Jaehoon YU, Masato MOTOMURA, Kazushi KAWAMURA. A Fully-Parallel Annealing Algorithm with Autonomous Pinning Effect Control for Various Combinatorial Optimization Problems. IEICE Transactions on Information and Systems. 2023. E106.D. 12. 1969-1978
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MISC (78)：
  • 安藤洸太, 植吉晃大, 大羽由華, 廣瀬一俊, 工藤巧, 池辺将之, 浅井哲也, 高前田伸也, 本村真人. Dither NN:画像処理から着想を得た組込み向け量子化ニューラルネットワークの精度向上手法. 電子情報通信学会技術研究報告. 2019. 119. 18(RECONF2019 1-19)(Web)
  • 熊澤輝顕, 鈴木浩史, 石畠正和, 浅井哲也, 池辺将之, 本村真人, 高前田伸也. ZDDを用いた三角形分割パターンの列挙とその応用に向けて. 人工知能学会人工知能基本問題研究会資料. 2018. 106th. 10-14
  • 池上高広, 池辺将之, 高前田伸也, 本村真人, 浅井哲也. An electronic circuit model for an early auditory system based on vestibulo-ocular reflex. 電子情報通信学会技術研究報告. 2018. 118. 173(ICD2018 14-38)
  • 工藤巧, 植吉晃大, 安藤洸太, 植松瞭太, 廣瀬一俊, 池辺将之, 浅井哲也, 本村真人, 高前田伸也. 対数量子化を用いた可変長ビットシリアル型DNNアクセラレータの面積最適化手法. 電子情報通信学会技術研究報告. 2018. 118. 63(RECONF2018 1-18)(Web)
  • 大羽由華, 安藤洸太, 廣瀬一俊, 植吉晃大, 植松瞭太, 工藤巧, 黒川圭一, 池辺将之, 浅井哲也, 本村真人, et al. 二値化ニューラルネットワークに基づいたハードウェア指向高精度モデルの検討. 電子情報通信学会技術研究報告. 2018. 118. 63(RECONF2018 1-18)(Web)
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Patents (5)：
  • ニューラル電子回路
  • ニューラル電子回路
  • ニューラルネットワーク回路及びニューラルネットワーク集積回路
  • ニューラルネットワーク回路及びニューラルネットワーク集積回路
  • ニューラルネットワーク回路及びニューラルネットワーク集積回路
Books (2)：
  • FPGAの原理と構成
    オーム社 2016 ISBN:9784274218644
  • Embedded Systems Design with FPGAs
    Springer Verlag 2012 ISBN:9781461413622
Lectures and oral presentations  (206)：
  • Hardware-Oriented Approaches for Accelerating “AI” Workloads
    (2018 Symposium on VLSI Circuits, Short Course 2018)
  • 前庭動眼反射を考慮した初期聴覚モデル?有毛細胞への雑音印加による音圧評価?
    (2018年電子情報通信学会 NOLTAソサイエティ大会 2018)
  • 敵対的生成ネットワークのハードウェア指向アルゴリズムとそのアーキテクチャの検討
    (2018年電子情報通信学会 NOLTAソサイエティ大会 2018)
  • 対数量子化を用いた可変長ビットシリアル型DNNアクセラレータの面積最適化手法
    (電子情報通信学会リコンフィギャラブルシステム研究会 (RECONF) 2018)
  • 二値化ニューラルネットワークに基づいたハードウェア指向高精度モデルの検討
    (電子情報通信学会リコンフィギャラブルシステム研究会 (RECONF) 2018)
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Education (2)：
  • 1985 - 1987 京都大学大学院 理学研究科 物理学第一教室
  • 1981 - 1985 Kyoto University Faculty of Science
Professional career (1)：
  • 博士(工学)
Work history (4)：
  • 2016/04 - 2019/03 Hokkaido University Research Institute for Electronic Science
  • 2011/04 - 2019/03 北海道大学 大学院・情報科学研究科 教授
  • 1987/04 - 2011/03 NEC(日本電気株式会社)/NECエレクトロニクス
  • 1991/08 - 1992/11 Massachusetts Institute of Technology, Laboratory for Computer Science, Visiting Researcher
Committee career (13)：
  • 2017/04 - 現在 電子情報通信学会 リコンフィギャラブル研究会 委員長
  • 2017 - 現在 日本工学アカデミー 次世代コンピューティング技術プロジェクト
  • 2017 - 現在 Symposium on VLSI Circuits Executive Committee Member
  • 2016 - 現在 東京大学 VDEC全国運営協議会委員
  • 2017/12 - 2019/03 NEDO 技術委員
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Awards (22)：
  • 2018/05 - 電子情報通信学会 LSIとシステムのワークショップ2018 - ICDポスター賞(学生部門)最優秀賞 ディザ拡散を用いた組み込み向け二値化ニューラルネットワークの高精度化手法の検討
  • 2018/05 - IEEE SSCS Japan Chapter Academic Research Award FPGA実装に向けた大局・局所適応型輝度補正技術によるFull-HD60FPS動作実証
  • 2018/03 - Exploring CNN accelerator design space on a dynamically reconfigurable hardware platform Exploring CNN accelerator design space on a dynamically reconfigurable hardware platform
  • 2018/02 - ISSCC 2018 Silkroad Award QUEST: A 7.49-TOPS Multi-Purpose Log-Quantized DNN Inference Engine Stacked on 96MB 3D SRAM using Inductive-Coupling Technology in 40nm CMOS,
  • 2017/11 - 情報処理学会 システム・アーキテクチャ研究会 若手奨励賞 高次数イジングネットワークの時分割処理方式の検討
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Association Membership(s) (4)：
日本工学アカデミー ,  Information Processing Society of Japan ,  The Institute of Electronics, Information and Communication Engineers ,  The Institute of Electrical and Electronics Engineers, Inc.
※ Researcher’s information displayed in J-GLOBAL is based on the information registered in researchmap. For details, see here.

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