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J-GLOBAL ID：201302202385986366   Reference number：13A0012172

JPEG Encoder Design and its Evaluation for Dynamic Reconfigurable Circuit

動的再構成可能回路におけるJPEGエンコーダ設計とその評価

Author (3)： SAWANO HAJIME (近畿大学理工学部電気電子工学科) ,  ARAKI NOBUYUKI (近畿大学大学院総合理工学研究科 エレクトロニクス系工学専攻) ,  KAMBE TAKASHI (近畿大学理工学部電気電子工学科)
Material： 電気学会論文誌 C  (IEEJ Transactions on Electronics, Information and Systems)
Volume： 132  Issue： 11  Page： 1733-1740 (J-STAGE)  Publication year： 2012 
JST Material Number： S0810A  ISSN： 0385-4221  Document type： Article
Article type： 原著論文  Country of issue： Japan (JPN)  Language： JAPANESE (JA)

Thesaurus term： *special purpose processor ,  JPEG ,  *coder ,  *hardware design ,  *reconfigurable processor

JST classification (2)： Special-purpose arithmetic and control units  (JC04030Y) ,  CAD,CAM  (JE10000A)

Reference (18)：

• (1) R. Hartenstein: “A decade of reconfigurable computing: a visionary retrospective”, in Proc. of DATE (2001)
• (2) L. Jozwiak, N. Nedjah, et al.: “Modern development methods and tools for embedded reconfigurable systems: A survey”, Integration, the VLSI Journal, Vol. 43, No. 1, pp. 1-33 (2010)
• (3) H. Amano: “Recent trends on Reconfigurable/Dynamically Reconfigurable Systems”, IEICE technical report, Vol. 105, No. 36, pp. 31-36 (2005) (in Japanese)
• 天野英晴:「最近のリコンフィギャラブルシステム,動的リコンフィギャラブルシステムの動向」,信学会技報,SR, Vol. 105, No. 36, pp. 31-36 (2005)
• (4) T. Kambe, et al.: “A Variable Length Vector Pipeline Architecture Design Methodology”, The proceeding of 11th Euromicro Conference on Digital System Design, pp. 665-668 (2008)

Terms in the title (5)： 再構成可能 ,  JPEG ,  エンコーダ ,  設計 ,  評価