Pat
J-GLOBAL ID：201303023878615075
回路シミュレーション方法
Inventor：
,
Applicant, Patent owner：
Agent (1)：
玉村 静世
Gazette classification：公開公報
Application number (International application number)：2011271228
Publication number (International publication number)：2013122704
Application date： Dec. 12, 2011
Publication date： Jun. 20, 2013
Summary：
【課題】ディープNウェルがPウェル領域に拡散するのを考慮することにより、基板寄生抵抗抽出精度の向上を図る。【解決手段】基板にPウェルとディープNウェルとが形成される半導体集積回路のウェル領域をそれぞれ複数の抵抗セグメントから構成される複数のメッシュに分割し、それに基づいて基板ノイズ解析を行う。このとき、上記ディープNウェルの上記Pウェル領域への拡散状況に応じて、上記Pウェルと上記基板とを繋ぐ抵抗の並列成分を削減することにより、抵抗値の上昇を表現する処理(304)を演算処理装置に実行させる。上記Pウェルと上記基板とを繋ぐ抵抗の並列成分が削減されることにより、ディープNウェルがPウェル領域に拡散することによって生じる抵抗値の上昇を基板寄生抵抗抽出に反映させることができるので、基板寄生抵抗抽出精度の向上を図ることができる。【選択図】図3
Claim (excerpt)：
基板にPウェルとディープNウェルとが形成される半導体集積回路のウェル領域をそれぞれ複数の抵抗セグメントから構成される複数のメッシュに分割し、それに基づいて基板ノイズ解析を行う回路シミュレーション方法であって、
上記ディープNウェルの上記Pウェル領域への拡散状況に応じて、上記Pウェルと上記基板とを繋ぐ抵抗の並列成分を削減することにより、抵抗値の上昇を表現する処理を演算処理装置に実行させる回路シミュレーション方法。
IPC (1)：
FI (3)：
G06F17/50 666V
, G06F17/50 666L
, G06F17/50 666S
5B046AA08
, 5B046BA03
, 5B046JA01
, 5B046JA04
Cited by applicant (3)
Cited by examiner (3)
Return to Previous Page
