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J-GLOBAL ID：201303040531863275

半導体記憶装置およびその製造方法

Inventor： 金 谷 宏 行
Applicant, Patent owner： 株式会社東芝
Agent (5)： 勝沼 宏仁 ,  佐藤 泰和 ,  川崎 康 ,  関根 毅 ,  赤岡 明
Gazette classification：公開公報
Application number (International application number)：2012069543
Publication number (International publication number)：2013201343
Application date： Mar. 26, 2012
Publication date： Oct. 03, 2013
Summary：

【課題】MTJ素子の抵抗の増大およびばらつきを抑制し、信頼性および歩留まりを向上させることができる半導体記憶装置を提供する。【解決手段】本実施形態による半導体記憶装置は、半導体基板を備える。拡散層は、半導体基板に設けられている。第1の絶縁膜は、半導体基板の上方に設けられている。コンタクトプラグは、第1の絶縁膜を貫通して拡散層に電気的に接続されている。記憶素子は、コンタクトプラグおよび第1の絶縁膜上に積層された下部電極、第1の磁性体層、非磁性絶縁膜、および、第2の磁性体層を含む。側壁膜は、記憶素子の側面の少なくとも一部を被覆し、下部電極の材料の酸化物および第1の絶縁膜を含む。【選択図】図3

Claim (excerpt)：

半導体基板と、 前記半導体基板に設けられた拡散層と、 前記半導体基板の上方に設けられた第1の絶縁膜と、 前記第1の絶縁膜を貫通して前記拡散層に電気的に接続されたコンタクトプラグと、 前記コンタクトプラグおよび前記第1の絶縁膜上に積層された下部電極、第1の磁性体層、非磁性絶縁膜、および、第2の磁性体層を含む記憶素子と、 前記記憶素子の側面の少なくとも一部を被覆し、前記下部電極の材料の酸化物および前記第1の絶縁膜の積層膜から成る側壁膜と、 前記記憶素子の側面において前記側壁膜をさらに被覆する保護膜とを備え、 前記下部電極の材料は導電性材料であり、該下部電極の材料の酸化物は絶縁性材料であることを特徴とする半導体記憶装置。

IPC (5)：

H01L 21/824 ,  H01L 27/105 ,  H01L 29/82 ,  H01L 43/08 ,  H01L 43/12

FI (4)：

H01L27/10 447 ,  H01L29/82 Z ,  H01L43/08 Z ,  H01L43/12

F-Term (35)：

4M119AA06 ,  4M119AA08 ,  4M119AA19 ,  4M119BB01 ,  4M119CC05 ,  4M119DD33 ,  4M119DD45 ,  4M119DD55 ,  4M119EE23 ,  4M119EE27 ,  4M119FF04 ,  4M119FF05 ,  4M119FF13 ,  4M119FF16 ,  4M119HH17 ,  4M119JJ13 ,  5F092AA15 ,  5F092AB07 ,  5F092AC12 ,  5F092AD03 ,  5F092AD25 ,  5F092BB22 ,  5F092BB23 ,  5F092BB35 ,  5F092BB42 ,  5F092BB43 ,  5F092BB53 ,  5F092BB55 ,  5F092BB81 ,  5F092BB82 ,  5F092BC03 ,  5F092BC04 ,  5F092BC11 ,  5F092CA09 ,  5F092CA15