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J-GLOBAL ID：201303055111589370

半導体装置の製造方法

Inventor： 井口 智彦
Applicant, Patent owner： エルピーダメモリ株式会社
Agent (3)： 宮崎 昭夫 ,  石橋 政幸 ,  緒方 雅昭
Gazette classification：公開公報
Application number (International application number)：2011202105
Publication number (International publication number)：2013065618
Application date： Sep. 15, 2011
Publication date： Apr. 11, 2013
Summary：

【課題】アライメント光によるアライメントマークの検出感度を向上させて、低コストで貫通孔の位置合わせを行う。アライメントマークの誤検出を防ぐ。また、アライメントマーク検出時のアライメント光の露光マージンを大きくして、微細化に対応可能な半導体装置の製造方法を提供する。【解決手段】半導体基板の非有効ショット領域において、半導体基板の主面又は主面よりも上方にアライメントマークを形成する。半導体基板の裏面の方から、アライメントマークが形成された位置に対応する開口を形成する。半導体基板内に形成されている半導体装置の構成パターンと露光用マスクパターンとの位置合わせをして、有効ショット領域の半導体基板内に貫通孔を形成する。【選択図】図11

Claim (excerpt)：

半導体装置が形成される有効ショット領域と前記半導体装置が形成されない非有効ショット領域と、を主面に有する半導体基板を用いた半導体装置の製造方法であって、 前記非有効ショット領域の前記主面又は前記主面よりも上方にアライメントマークを形成する工程と、 前記半導体基板の前記主面に対して反対側の裏面の方から前記半導体基板をエッチングすることにより、前記アライメントマークが形成された位置に対応する開口を形成する工程と、 前記アライメントマークを用いて、前記半導体基板内に形成されている半導体装置の構成パターンと露光用マスクパターンとの位置合わせをして、前記有効ショット領域の前記半導体基板内に、貫通電極の第1の部分を露出させる貫通孔を形成する工程と、 前記貫通孔内に貫通電極の第2の部分を形成する工程と、 を有する半導体装置の製造方法。

IPC (7)：

H01L 21/320 ,  H01L 21/768 ,  H01L 23/522 ,  H01L 25/065 ,  H01L 25/07 ,  H01L 25/18 ,  H01L 21/027

FI (4)：

H01L21/88 J ,  H01L25/08 Z ,  H01L21/30 523 ,  H01L21/30 502M

F-Term (58)：

5F033HH07 ,  5F033HH08 ,  5F033HH11 ,  5F033HH13 ,  5F033HH18 ,  5F033HH19 ,  5F033HH21 ,  5F033HH34 ,  5F033JJ01 ,  5F033JJ11 ,  5F033JJ18 ,  5F033JJ19 ,  5F033JJ21 ,  5F033KK01 ,  5F033KK19 ,  5F033KK34 ,  5F033MM02 ,  5F033MM05 ,  5F033MM08 ,  5F033MM13 ,  5F033MM30 ,  5F033NN06 ,  5F033NN07 ,  5F033NN32 ,  5F033PP15 ,  5F033PP27 ,  5F033QQ01 ,  5F033QQ07 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ16 ,  5F033QQ21 ,  5F033QQ24 ,  5F033QQ37 ,  5F033QQ41 ,  5F033QQ47 ,  5F033QQ48 ,  5F033QQ73 ,  5F033QQ74 ,  5F033QQ75 ,  5F033QQ91 ,  5F033RR04 ,  5F033RR06 ,  5F033RR08 ,  5F033RR09 ,  5F033RR22 ,  5F033SS11 ,  5F033SS21 ,  5F033VV00 ,  5F033VV07 ,  5F033WW01 ,  5F033WW02 ,  5F033XX03 ,  5F033XX15 ,  5F033XX34 ,  5F146EB01 ,  5F146FC02 ,  5F146FC10