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J-GLOBAL ID：201303064998971434

半導体装置

Inventor： 勢能 修一 ,  下川 健寿 ,  高野 将 ,  船木 寿彦 ,  有馬 秀明
Applicant, Patent owner： ルネサスエレクトロニクス株式会社
Agent (1)： 家入 健
Gazette classification：公開公報
Application number (International application number)：2011195158
Publication number (International publication number)：2013058277
Application date： Sep. 07, 2011
Publication date： Mar. 28, 2013
Summary：

【課題】データ処理性能の低下を防止可能な半導体装置を提供すること。【解決手段】本発明にかかる半導体装置は、インターフェイス回路105-1,105-2と、インターフェイス回路105-1を介して設定可能な第1及び第2のモード情報を記憶するモード情報記憶部108-1と、クロック信号CK1が供給され第1のモード情報に基づいて動作するメモリコア106-1と、クロック信号CK2が供給されるメモリコア106-2と、メモリコア106-1をバスインターフェイス回路105-1に結合させ、メモリコア106-2を所定の切替情報に基づいてバスインターフェイス回路105-1,105-2のいずれかに選択的に結合させる選択回路107-1と、を備える。そして、メモリコア106-2は、バスインターフェイス回路105-2に結合された場合に第2のモード情報に基づいて動作する。【選択図】図1

Claim (excerpt)：

第1及び第2のバスインターフェイス回路と、 前記第1のバスインターフェイス回路を介して設定可能な第1及び第2のモード情報を記憶するモード情報記憶部と、 前記第1のバスインターフェイス回路に結合されると共に第1のクロック信号が供給され前記第1のモード情報に基づいて動作する第1のメモリコアと、 第2のクロック信号が供給される第2のメモリコアと、 前記第2のメモリコアを所定の切替情報に基づいて前記第1のバスインターフェイス回路または前記第2のバスインターフェイス回路のいずれかに選択的に結合させる選択回路と、を備え、 前記第2のメモリコアは、前記第2のバスインターフェイス回路に結合された場合に前記第2のモード情報に基づいて動作する半導体装置。

IPC (2)：

G11C 11/401 ,  G11C 11/409

FI (2)：

G11C11/34 362H ,  G11C11/34 354A

F-Term (11)：

5M024AA50 ,  5M024BB17 ,  5M024BB28 ,  5M024BB33 ,  5M024BB34 ,  5M024JJ40 ,  5M024JJ52 ,  5M024KK10 ,  5M024KK38 ,  5M024PP01 ,  5M024PP07