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J-GLOBAL ID：201303099890333693

スキャン非同期記憶素子およびそれを備えた半導体集積回路ならびにその設計方法およびテストパターン生成方法

Inventor： 大竹 哲史 ,  岩田 大志 ,  井上 美智子
Applicant, Patent owner： 国立大学法人 奈良先端科学技術大学院大学
Agent (1)： 特許業務法人前田特許事務所
Gazette classification：再公表公報
Application number (International application number)：JP2011003405
Publication number (International publication number)：WO2011158500
Application date： Jun. 15, 2011
Publication date： Dec. 22, 2011
Summary：

スキャン非同期記憶素子は、n入力の非同期記憶素子(12)と、nビットの信号入力およびスキャン入力から非同期記憶素子(12)のn入力を生成するスキャン制御論理回路(14)とを備えている。スキャン制御論理回路(14)は、与えられた制御信号が第1のビットパターンのときは信号入力を、第2のビットパターンのときはスキャン入力を、それ以外のときは非同期記憶素子(12)が前の値を保持するビットパターンを、それぞれ非同期記憶素子(12)のn入力として出力とする。

Claim (excerpt)：

nを2以上の整数とするn入力の非同期記憶素子と、 nビットの信号入力およびスキャン入力から前記非同期記憶素子のn入力を生成するスキャン制御論理回路とを備え、 前記スキャン制御論理回路は、与えられた制御信号が第1のビットパターンのときは前記信号入力を、第2のビットパターンのときは前記スキャン入力を、それ以外のときは前記非同期記憶素子が前の値を保持するビットパターンを、それぞれ前記非同期記憶素子のn入力として出力とする ことを特徴とするスキャン非同期記憶素子。

IPC (1)：

G01R 31/28

FI (2)：

G01R31/28 G ,  G01R31/28 V

F-Term (5)：

2G132AA01 ,  2G132AC14 ,  2G132AK14 ,  2G132AK26 ,  2G132AL11