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J-GLOBAL ID：201402237138629378   Reference number：14A0046724

Performance Evaluation of Tamper-Resistant AES Cryptographic Circuit utilizing Hybrid Masking Dual-Rail ROM

耐タンパ性向上のためのHybrid Masking Dual-Rail ROMを用いたAES暗号回路の性能評価

Author (6)： UKAI SHINTARO (立命館大 大学院理工学研究科) ,  NAKAI TSUNATO (立命館大 大学院理工学研究科) ,  KITAMURA TOSHIKI (立命館大 理工) ,  KUBOTA TAKAYA (立命館大 大学院総合理工学研究機構) ,  SHIOZAKI MITSURU (立命館大 大学院総合理工学研究機構) ,  FUJINO TAKESHI (立命館大 理工)
Material： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
Volume： 113  Issue： 322(CPM2013 108-122)  Page： 19-24  Publication year： Nov. 20, 2013 
JST Material Number： S0532B  ISSN： 0913-5685  Document type： Proceedings
Article type： 原著論文  Country of issue： Japan (JPN)  Language： JAPANESE (JA)

Thesaurus term： *electronic circuit ,  public key cryptography ,  national standard ,  *safety ,  ROM ,  consumed electric power ,  masking ,  leakage ,  hybrid system(method) ,  cyberattack
Semi thesaurus term： AES ,  side channel attack ,  *cipher circuit ,  information leakage ,  *tamper resistant ,  power analysis attack

JST classification (2)： Semiconductor integrated circuit  (NC03162T) ,  Code theory  (ND02030R)

Terms in the title (4)： 耐タンパ性 ,  ROM ,  AES暗号 ,  性能評価