Art

J-GLOBAL ID：201402257610639693   Reference number：14A0850316

Reduced-error constant correction truncated multiplier

低減誤り一定訂正打切り乗算器

Author (3)： WANG Dong (Inst. of Information Sci., Beijing Jiaotong Univ.) ,  CAO Peng (National ASIC System Engineering Technol. Res. Center, Southeast Univ.) ,  XIAO Yang (Inst. of Information Sci., Beijing Jiaotong Univ.)
Material： IEICE Electronics Express (Web)  (IEICE Electron Express (Web))
Volume： 11  Issue： 13  Page： 20140481-20140481 (J-STAGE)  Publication year： 2014 
JST Material Number： U0039A  ISSN： 1349-2543  Document type： Article
Article type： 短報  Country of issue： Japan (JPN)  Language： ENGLISH (EN)

Thesaurus term： truncation ,  *multiplier ,  *digital signal processor ,  *signal processing ,  error correction ,  dissipation ,  electrical loss ,  VHDL ,  image compression ,  color space ,  transformation and conversion ,  *SN ratio ,  *circuit design ,  area ,  *operation(mathematics) ,  error(measure) ,  probabilistic inference ,  *CMOS structure ,  probability ,  DCT ,  inverse transformation
Semi thesaurus term： digital signal processing ,  power dissipation ,  belief propagation ,  Verilog ,  RTL ,  色空間変換 ,  PSNR ,  回路面積 ,  Truncation error ,  event probability ,  IDCT

JST classification (2)： Logic circuits  (NC05070B) ,  Semiconductor integrated circuit  (NC03162T)

Reference (10)：

• [1] H. J. Ko and S. F. Hsiao: IEEE Trans. Circuits Syst. II 58 (2011) 304. DOI:10.1109/TCSII.2011.2148970
• [2] M. J. Schulte and E. E. Swartzlander: Proc. IEEE Workshop VLSI Signal Process. (1993) 388.
• [3] C. H. Chang and R. K. Satzoda: IEEE Trans. VLSI Syst. 18 (2010) 1767. DOI:10.1109/TVLSI.2009.2027327
• [4] E. J. King and E. E. Swartzlander: Proc. Asilomar Conference on Signals, Systems & Computers (1997) 1178. DOI:10.1109/ACSSC.1997.679090
• [5] M. G. Solaz, W. Han and R. Conway: IEEE Trans. Circuits Syst. I 59 (2012) 2555. DOI:10.1109/TCSI.2012.2189059

Terms in the title (4)： 誤り ,  訂正 ,  打切り ,  乗算器