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J-GLOBAL ID：201402283524001342   Reference number：14A0701415

A 0.19pJ/b PVT-Variation-Tolerant Hybrid Physically Unclonable Function Circuit for 100% Stable Secure Key Generation in 22nm CMOS

22nm CMOSによる100%安定なセキュアな鍵生成のための0.19pJ/s PVT変動耐性ハイブリッド型の物理的にクローン不可能な機能回路

Author (10)： MATHEW Sanu K. (Intel, OR) ,  SATPATHY Sudhir K. (Intel, OR) ,  ANDERS Mark A. (Intel, OR) ,  KAUL Himanshu (Intel, OR) ,  HSU Steven K. (Intel, OR) ,  AGARWAL Amit (Intel, OR) ,  CHEN Gregory K. (Intel, OR) ,  PARKER Rachael J. (Intel, OR) ,  KRISHNAMURTHY Ram K. (Intel, OR) ,  DE Vivek (Intel, OR)
Material： Digest of Technical Papers. IEEE International Solid-State Circuits Conference  (ISSCC)
Volume： 2014  Page： 278-279,279(1)  Publication year： 2014 
JST Material Number： D0753A  ISSN： 0193-6530  Document type： Proceedings
Article type： 短報  Country of issue： United States (USA)  Language： ENGLISH (EN)

Thesaurus term： CMOS structure ,  *signal generation ,  *electronic circuit ,  hybrid system(method) ,  copy ,  *authentication ,  *cryptography key
Semi thesaurus term： *key generation ,  *electronic authentication

JST classification (4)： Other electronic circuits  (NC05090X) ,  Semiconductor integrated circuit  (NC03162T) ,  Data protection  (JD01020V) ,  Code theory  (ND02030R)

Terms in the title (7)： CMOS ,  鍵生成 ,  PVT ,  耐性 ,  ハイブリッド型 ,  物理 ,  クローン