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J-GLOBAL ID：201403016733051786

差動論理によりサイドチャネル攻撃から保護される暗号回路

Inventor： ▲高▼橋 康宏 ,  モンテイロ カンシオ ,  関根 敏和
Applicant, Patent owner： 高橋 康宏
Gazette classification：公開公報
Application number (International application number)：2012274909
Publication number (International publication number)：2014120942
Application date： Dec. 17, 2012
Publication date： Jun. 30, 2014
Summary：

【課題】暗号用差動論理回路の回路構造と制御方法を改良し、論理遷移時の消費電力平坦化を実現するための差動論理回路を提供すること。【解決手段】2つインバータ回路の入出力を相互接続した回路にて構成されたフリップフロップ回路、および、NMOSトランジスタを入力回路とする差動論理回路において、電源電位と前記差動論理回路の間にトンジスタを配置し、かつ、GND電位と前記差動論理回路の間にトランジスタを配置し、論理回路の出力を所定の電位に設定し、論理回路内の節点電位を均一化するためにトランジスタを配置することにより、解決できる。【選択図】 図1

Claim (excerpt)：

2つインバータ回路の入出力を相互接続した回路にて構成されたフリップフロップ回路、および、NMOSトランジスタを入力回路とする差動論理回路において、 電源電位と前記差動論理回路の間にトンジスタを配置し、かつ、GND電位と前記差動論理回路の間にトランジスタを配置し、論理回路の出力を所定の電位に設定し、 論理回路内の節点電位を均一化するためにトランジスタを配置した構成である、 ことを特徴とする差動論理回路。

IPC (1)：

H04L 9/10

FI (1)：

H04L9/00 621A

F-Term (9)：

5J104AA16 ,  5J104AA41 ,  5J104AA44 ,  5J104EA08 ,  5J104JA03 ,  5J104NA02 ,  5J104NA22 ,  5J104NA25 ,  5J104NA42