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J-GLOBAL ID：201403019787506664
LSIチップ積層システム
Inventor：
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Applicant, Patent owner：
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Agent (3)：
稲葉 良幸
, 大貫 敏史
, 小澁 高弘
Gazette classification：特許公報
Application number (International application number)：2009272225
Publication number (International publication number)：2011113516
Patent number：5626753
Application date： Nov. 30, 2009
Publication date： Jun. 09, 2011
Claim (excerpt)：
【請求項1】 複数のLSIチップを含むLSIチップ積層システムであって、
チップ間で積層方向に共通する領域を貫通するビアを介してチップ間に延びるチップ間共有バスと、
チップ平面方向に延びるチップ平面内バスと、
前記チップ間共有バスとは別にビアを介してチップ間に貫通配設されたチップ間共有制御バスと、
バス接続スイッチ部と、
バス接続スイッチ設定部と、
チップ間共有バス制御部と、を備え、
前記バス接続スイッチ設定部は、予め設定されたバス接続設定に基づいて、前記チップ間共有バスを選択するためのバス選択信号を生成し、前記バス接続スイッチ部は、当該バス選択信号に基づいて、前記チップ間共有バスと前記チップ平面内バスとを選択的に接続し、これによってバス選択が行われ、
前記チップ間共有バス制御部は、前記チップ間共有制御バスを介して送られてくるバス制御信号に基づいて、前記チップ間共有バスへの前記チップ平面内バスを介した各チップからのアクセスを調停して、調停後の制御信号を生成し、前記バス接続スイッチ設定部は、当該調停後の制御信号に基づいて、バス駆動信号を生成し、前記バス接続スイッチ部は、当該バス駆動信号に基づいて、前記チップ間共有バスのためのバスドライバのON/OFFを切り換え、これによってバス駆動が行われる、
LSIチップ積層システム。
IPC (1)：
FI (1)：
Patent cited by the Patent：
Cited by applicant (5)
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Cited by examiner (7)
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低容量貫通電極を持つ3次元積層構造体およびコンピュータシステム
Gazette classification：公開公報
Application number：特願2008-093062
Applicant：独立行政法人産業技術総合研究所, 株式会社トプスシステムズ
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特開平4-295947
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特開平4-295947
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